FPGA技術(shù)的簡(jiǎn)介和發(fā)展說(shuō)明

　　可編程邏輯器件的發(fā)展歷史

　　早可編程邏輯器件主要有：只讀存貯器（PROM）、紫外線可擦除只讀存貯器（EPROM）和電可擦除只讀存貯器（EEPROM）三種。結(jié)構(gòu)簡(jiǎn)單，只能完成簡(jiǎn)單的數(shù)字邏輯功能PAL、PLA結(jié)構(gòu)稍復(fù)雜，由一個(gè)可編程的“與”平面和一個(gè)固定的“或”平面構(gòu)成，都可以現(xiàn)場(chǎng)可編程，兩個(gè)平面的連接關(guān)系也可編程，能以乘積和的形式完成大量的組合邏輯功能 。

　　通用陣列邏輯GAL （Generic Array Logic），采用了EEPROM工藝，實(shí)現(xiàn)了電可擦除、電可改寫(xiě)，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性。

　　早期PLD實(shí)現(xiàn)速度特性較好的邏輯功能，但其過(guò)于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路

　　20世紀(jì)80年代中期，推出 CPLD（Complex Programmab1e Logic Dvice）和與標(biāo)準(zhǔn)門(mén)陣列類似的FPGA（Field Programmable Gate Array）

　　FPGA／CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC芯片。相當(dāng)一個(gè)子系統(tǒng)部件 。

　　FPGA/CPLD結(jié)構(gòu)由三大部分組成的。1.一個(gè)二維的邏輯塊陣列，構(gòu)成了PLD器件的邏輯組成核心。2.輸入／輸出塊。3.連接邏輯塊的可編程內(nèi)部連線資源。連線資源：由各種長(zhǎng)度的連線線段組成，其中有一些可編程的連接開(kāi)關(guān)，它們用于邏輯塊之間、邏輯塊與輸入／輸出塊之間的連接。

　　對(duì)用戶而言，CPLD與FPGA的內(nèi)部結(jié)構(gòu)稍有不同，但用法一樣，所以多數(shù)情況下，不加以區(qū)分。

　　用戶可以反復(fù)編程、擦除、使用或者在外圍電路不動(dòng)的情況下用不同的開(kāi)發(fā)軟件在FPGA上實(shí)現(xiàn)不同的邏輯功能。

　　隨著VlSI工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬(wàn)個(gè)晶體管， FPGA／CPLD芯片的規(guī)模也越來(lái)越大，其單片邏輯門(mén)數(shù)已達(dá)到上百萬(wàn)門(mén)，實(shí)現(xiàn)的功能也越來(lái)越強(qiáng)，同時(shí)也可以實(shí)現(xiàn)系統(tǒng)集成。FPGA／CPLD芯片在出廠之前都做過(guò)百分之百的測(cè)試，不需要設(shè)計(jì)人員承擔(dān)投片風(fēng)險(xiǎn)和費(fèi)用，設(shè)計(jì)人員只需在自己的實(shí)驗(yàn)室里就可以通過(guò)相關(guān)的軟硬件環(huán)境來(lái)完成芯片的最終功能定義。所以， FPGA／CPLD的資金投入小，節(jié)省了許多潛在的花費(fèi)。用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動(dòng)的情況下用不同軟件就可實(shí)現(xiàn)不同的功能。用FPGA／PLD 試制樣片，能以最快的速度占領(lǐng)市場(chǎng)。

　　FPGA／CPLD軟件包中有各種輸入工具和仿真工具，及版圖設(shè)計(jì)工具和編程器等全線產(chǎn)品，電路設(shè)計(jì)人員在很短的時(shí)間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。 當(dāng)電路有少量改動(dòng)時(shí)，更能顯示出FPGA／CPLD的優(yōu)勢(shì)。電路設(shè)計(jì)人員使用FPGA／CPLD進(jìn)行電路設(shè)計(jì)時(shí)，不需要具備專門(mén)的IC（集成電路）深層次的知識(shí)， FPGA／CPLD軟件易學(xué)易用，可以使設(shè)計(jì)人員更能集中精力進(jìn)行電路設(shè)計(jì)，快速將產(chǎn)品推向市場(chǎng)。