資料介紹
信號在媒質(zhì)中傳播時,其傳播速度受信號載體以及周圍媒質(zhì)屬性決定。在PCB(印刷電路板)中信號的傳輸速度就與板材DK(介電常數(shù)),信號模式,信號線與信號線間耦合以及繞線方式等有關(guān)。隨著PCB走線信號速率越來越高,對時序要求較高的源同步信號的時序裕量越來越少,因此在PCB設(shè)計階段準(zhǔn)確知道PCB走線對信號時延的影響變的尤為重要。本文基于仿真分析DK,串?dāng)_,過孔,蛇形繞線等因素對信號時延的影響。
1.引言
信號要能正常工作都必須滿足一定的時序要求,隨著信號速率升高,數(shù)字信號的發(fā)展經(jīng)歷了從共同步時鐘到源同步時鐘以及串行(serdes)信號。在當(dāng)今的消費類電子,通信服務(wù)器等行業(yè),源同步和串行信號占據(jù)了很大的比重。串行信號比如常見PCIE,SAS,SATA,QPI,SFP+,XUAI,10GBASE-KR等信號,源同步信號比如DDR信號。
串行信號在發(fā)送端將數(shù)據(jù)信號和時鐘(CLK)信號通過編碼方式一起發(fā)送,在接收端通過時鐘數(shù)據(jù)恢復(fù)(CDR)得到數(shù)據(jù)信號和時鐘信號。由于時鐘數(shù)據(jù)在同一個通道傳播,串行信號對和對之間在PCB上傳輸延時要求較低,主要依靠鎖相環(huán)(PLL)和芯片的時鐘數(shù)據(jù)恢復(fù)功能。
源同步時鐘主要是DDR信號,在DDR設(shè)計中,DQ(數(shù)據(jù))信號參考DQS(數(shù)據(jù)選通)信號,CMD(命令)信號和CTL(控制)信號參考CLK(時鐘)信號,由于DQ的速率是CMD DDR2/ DDR3.DDR4預(yù)計在2015年將成為消費類電子的主要設(shè)計,隨著DDR信號速率的不斷提高,在DDR4設(shè)計中特別是DQ和DQS之間傳輸時延對設(shè)計者提出更高的挑戰(zhàn)。
在PCB設(shè)計的時候為了時序的要求需要對源同步信號做一些等長,一些設(shè)計工程師忽略了這個信號等長其實是一個時延等長,或者說是一個‘時間等長’。
2.傳輸時延簡介
Time delay又叫時延(TD),通常是指電磁信號或者光信號通過整個傳輸介質(zhì)所用的時間。在傳輸線上的時延就是指信號通過整個傳輸線所用的時間。
Propagation delay又叫傳播延遲(PD),通常是指電磁信號或者光信號在單位長度的傳輸介質(zhì)中傳輸?shù)臅r間延遲,與“傳播速度”成反比例(倒數(shù))關(guān)系,單位為“Ps/inch”或“s/m”。
從定義中可以看出時延=傳播延遲*傳輸長度(L)
其中v為傳播速度,單位為inch/ps或m/s c為真空中的光速(3X108 m/s)
εr為介電常數(shù)PD為傳播延遲,單位為Ps/inch或s/m TD為信號通過長度為L的傳輸線所產(chǎn)生的時延L為傳輸線長度,單位為inch或m
從上面公式可以知道,傳播延遲主要取決于介質(zhì)材料的介電常數(shù),而傳播時延取決于介質(zhì)材料的介電常數(shù)、傳輸線長度和傳輸線橫截面的幾何結(jié)構(gòu)(幾何結(jié)構(gòu)決定電場分布,電場分布決定有效介電常數(shù))。嚴(yán)格來說,不管是延遲還是時延都取決于導(dǎo)體周圍的有效介電常數(shù)。在微帶線中,有效介電常數(shù)受橫截面的幾何結(jié)構(gòu)影響比較大;而串?dāng)_,其有效介電常數(shù)受奇偶模式的影響較大;不同繞線方式有效介電常數(shù)受其繞線方式的影響。
3.仿真分析過程
3.1微帶線和帶狀線傳輸時延
PCB中微帶線是指走線只有一個參考面,如下圖1;帶狀線是指走線有2個參考面,如下圖2。
帶狀線由于電磁場都被束縛在兩個參考面之間的板材中,所以走線的有效介電常數(shù)為板材的介電常數(shù)。
微帶線會導(dǎo)致部分電磁場暴露在空氣中,空氣的相對介電常數(shù)約為1.0006,板材如常規(guī)FR4的介電常數(shù)為4.2,那么微帶線的有效介電常數(shù)在1和4.2之間,可以利用下面的公式計算微帶線的有效介電常數(shù)「Collins,1992」:
εe = (εr +1)/2 + (εr -1)/2(1+12H/W)-1/2 + F -0.217(εr -1)T/√WH 3.1 F = 0.02 (εr -1)(1-W/H)2 (W/H 1) 3.2
其中,εe為有效介電常數(shù),εr為電路板材料的介電常數(shù),H為導(dǎo)線高于地平面的高度,W為導(dǎo)線寬度,T為導(dǎo)線厚度。
1.引言
信號要能正常工作都必須滿足一定的時序要求,隨著信號速率升高,數(shù)字信號的發(fā)展經(jīng)歷了從共同步時鐘到源同步時鐘以及串行(serdes)信號。在當(dāng)今的消費類電子,通信服務(wù)器等行業(yè),源同步和串行信號占據(jù)了很大的比重。串行信號比如常見PCIE,SAS,SATA,QPI,SFP+,XUAI,10GBASE-KR等信號,源同步信號比如DDR信號。
串行信號在發(fā)送端將數(shù)據(jù)信號和時鐘(CLK)信號通過編碼方式一起發(fā)送,在接收端通過時鐘數(shù)據(jù)恢復(fù)(CDR)得到數(shù)據(jù)信號和時鐘信號。由于時鐘數(shù)據(jù)在同一個通道傳播,串行信號對和對之間在PCB上傳輸延時要求較低,主要依靠鎖相環(huán)(PLL)和芯片的時鐘數(shù)據(jù)恢復(fù)功能。
源同步時鐘主要是DDR信號,在DDR設(shè)計中,DQ(數(shù)據(jù))信號參考DQS(數(shù)據(jù)選通)信號,CMD(命令)信號和CTL(控制)信號參考CLK(時鐘)信號,由于DQ的速率是CMD DDR2/ DDR3.DDR4預(yù)計在2015年將成為消費類電子的主要設(shè)計,隨著DDR信號速率的不斷提高,在DDR4設(shè)計中特別是DQ和DQS之間傳輸時延對設(shè)計者提出更高的挑戰(zhàn)。
在PCB設(shè)計的時候為了時序的要求需要對源同步信號做一些等長,一些設(shè)計工程師忽略了這個信號等長其實是一個時延等長,或者說是一個‘時間等長’。
2.傳輸時延簡介
Time delay又叫時延(TD),通常是指電磁信號或者光信號通過整個傳輸介質(zhì)所用的時間。在傳輸線上的時延就是指信號通過整個傳輸線所用的時間。
Propagation delay又叫傳播延遲(PD),通常是指電磁信號或者光信號在單位長度的傳輸介質(zhì)中傳輸?shù)臅r間延遲,與“傳播速度”成反比例(倒數(shù))關(guān)系,單位為“Ps/inch”或“s/m”。
從定義中可以看出時延=傳播延遲*傳輸長度(L)
其中v為傳播速度,單位為inch/ps或m/s c為真空中的光速(3X108 m/s)
εr為介電常數(shù)PD為傳播延遲,單位為Ps/inch或s/m TD為信號通過長度為L的傳輸線所產(chǎn)生的時延L為傳輸線長度,單位為inch或m
從上面公式可以知道,傳播延遲主要取決于介質(zhì)材料的介電常數(shù),而傳播時延取決于介質(zhì)材料的介電常數(shù)、傳輸線長度和傳輸線橫截面的幾何結(jié)構(gòu)(幾何結(jié)構(gòu)決定電場分布,電場分布決定有效介電常數(shù))。嚴(yán)格來說,不管是延遲還是時延都取決于導(dǎo)體周圍的有效介電常數(shù)。在微帶線中,有效介電常數(shù)受橫截面的幾何結(jié)構(gòu)影響比較大;而串?dāng)_,其有效介電常數(shù)受奇偶模式的影響較大;不同繞線方式有效介電常數(shù)受其繞線方式的影響。
3.仿真分析過程
3.1微帶線和帶狀線傳輸時延
PCB中微帶線是指走線只有一個參考面,如下圖1;帶狀線是指走線有2個參考面,如下圖2。
帶狀線由于電磁場都被束縛在兩個參考面之間的板材中,所以走線的有效介電常數(shù)為板材的介電常數(shù)。
微帶線會導(dǎo)致部分電磁場暴露在空氣中,空氣的相對介電常數(shù)約為1.0006,板材如常規(guī)FR4的介電常數(shù)為4.2,那么微帶線的有效介電常數(shù)在1和4.2之間,可以利用下面的公式計算微帶線的有效介電常數(shù)「Collins,1992」:
εe = (εr +1)/2 + (εr -1)/2(1+12H/W)-1/2 + F -0.217(εr -1)T/√WH 3.1 F = 0.02 (εr -1)(1-W/H)2 (W/H 1) 3.2
其中,εe為有效介電常數(shù),εr為電路板材料的介電常數(shù),H為導(dǎo)線高于地平面的高度,W為導(dǎo)線寬度,T為導(dǎo)線厚度。
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