詳解PCB走線(xiàn)與信號(hào)完整性問(wèn)題

現(xiàn)在但凡打開(kāi)SoC原廠(chǎng)的PCB Layout Guide，都會(huì)提及到高速信號(hào)的走線(xiàn)的拐角角度問(wèn)題，都會(huì)說(shuō)高速信號(hào)不要以直角走線(xiàn)，要以45度角走線(xiàn)，并且會(huì)說(shuō)走圓弧會(huì)比45度拐角更好。

事實(shí)是不是這樣?PCB走線(xiàn)角度該怎樣設(shè)置，是走45度好還是走圓弧好?90度直角走線(xiàn)到底行不行?

大家開(kāi)始糾結(jié)于PCB走線(xiàn)的拐角角度，也就是近十幾二十年的事情。上世紀(jì)九十年代初，PC界的霸主Intel主導(dǎo)定制了PCI總線(xiàn)技術(shù)。

似乎從PCI接口開(kāi)始，我們開(kāi)始進(jìn)入了一個(gè)“高速”系統(tǒng)設(shè)計(jì)的時(shí)代。

電子設(shè)計(jì)和芯片制造技術(shù)按照摩爾定律往前發(fā)展，由于IC制程的工藝不斷提高，IC的晶體管開(kāi)關(guān)速度也越來(lái)越快，各種總線(xiàn)的時(shí)鐘頻率也越來(lái)越快，信號(hào)完整性問(wèn)題也在不斷的引起大家的研究和重視。

早期PCB拉線(xiàn)菌應(yīng)該還是比較單純，把線(xiàn)路拉通、擼順，整潔、美觀即可，不用去關(guān)注各種信號(hào)完整性問(wèn)題。比如下圖所示的HP經(jīng)典的HP3456A萬(wàn)用表的電路板，大量的90°角走線(xiàn)，幾乎是故意走的直角，絕大多數(shù)地方?jīng)]有鋪銅。

上面PCB板的右上角，不僅走直角不止，拐彎后，線(xiàn)寬還變小了，會(huì)造成信號(hào)反射問(wèn)題，影響信號(hào)完整性。

本文跟大家探討一下關(guān)于高頻/高速信號(hào)的走線(xiàn)拐角角度問(wèn)題。我們從銳角到直角、鈍角、圓弧一直到任意角度走線(xiàn)，看看各種走線(xiàn)拐角角度的優(yōu)缺點(diǎn)。

為什么PCB不能以銳角走線(xiàn)?

PCB能不能以銳角走線(xiàn)，答案是否定的。先不管以銳角走線(xiàn)會(huì)不會(huì)對(duì)高速信號(hào)傳輸線(xiàn)造成負(fù)面影響，單從PCB DFM方面，就應(yīng)該避免出現(xiàn)銳角走線(xiàn)的情形。

因?yàn)樵赑CB導(dǎo)線(xiàn)相交形成銳角處，會(huì)造成一種叫酸角“acid traps”的問(wèn)題。在PCB制板過(guò)程中，在PCB線(xiàn)路蝕刻環(huán)節(jié)，在“acid traps”處會(huì)造成PCB線(xiàn)路腐蝕過(guò)度，帶來(lái)PCB線(xiàn)路虛斷的問(wèn)題。

雖然，我們可以借助CAM 350 進(jìn)行DFF Audit自動(dòng)檢測(cè)出“acid traps”潛在問(wèn)題，避免在PCB在制造產(chǎn)生時(shí)產(chǎn)生加工瓶頸。如果pcb板廠(chǎng)工藝人員檢測(cè)到有酸角(acid trap)存在，他們將簡(jiǎn)單地貼一塊銅到這個(gè)縫隙中。

很多板廠(chǎng)的工程人員他們其實(shí)并不懂Layout的，他們只是從PCB工程加工的角度修復(fù)酸角(acid trap)的問(wèn)題，但這種修復(fù)是否能帶來(lái)進(jìn)一步的信號(hào)完整性問(wèn)題便不得而知了，所以我們?cè)贚ayout時(shí)就應(yīng)該從源頭去盡量避免產(chǎn)生酸角(acid trap)。

怎樣避免拉線(xiàn)時(shí)出現(xiàn)銳角，造成acid trap DFM 問(wèn)題?

現(xiàn)代的EDA設(shè)計(jì)軟件(如Cadence Allegro、Altium Designer等)都帶有了完善的Layout走線(xiàn)選項(xiàng)，我們?cè)贚ayout走線(xiàn)時(shí)，靈活運(yùn)用這些輔助選項(xiàng)，可以極大的避免我們?cè)贚ayout時(shí)產(chǎn)生產(chǎn)生“acid trap”現(xiàn)象。

焊盤(pán)的出線(xiàn)角度設(shè)置，避免導(dǎo)線(xiàn)與焊盤(pán)形成銳角角度的夾角，如下圖示例。

利用 Cadence Allegro 的 Enhanced Pad Entry 功能能夠讓我們?cè)贚ayout時(shí)盡可能的避免導(dǎo)線(xiàn)與焊盤(pán)在出線(xiàn)時(shí)形成夾角，避免造成“acid traps”DFM問(wèn)題。

避免兩條導(dǎo)線(xiàn)交叉形成銳角夾角。

靈活應(yīng)用 Cadence Allegro 布線(xiàn)時(shí)切換 ” toggle “ 選項(xiàng)，可以避免導(dǎo)線(xiàn)拉出T型分支時(shí)形成銳角夾角，避免造成“acid traps”DFM問(wèn)題。

PCB Layout能不能以90°走線(xiàn)

高頻高速信號(hào)傳輸線(xiàn)應(yīng)避免以90°的拐角走線(xiàn)，是各種PCB Design Guide中極力要求的，因?yàn)楦哳l高速信號(hào)傳輸線(xiàn)需要保持特性阻抗一致，而采用90°拐角走線(xiàn)，在傳輸線(xiàn)拐角處，會(huì)改變線(xiàn)寬，90°拐角處線(xiàn)寬約為正常線(xiàn)寬的 1.414倍，由于線(xiàn)寬改變了，就會(huì)造成信號(hào)的反射。

同時(shí)，拐角處的額外寄生電容也會(huì)對(duì)信號(hào)的傳輸造成時(shí)延影響。

當(dāng)然，當(dāng)信號(hào)沿著均勻互連線(xiàn)傳播時(shí)，不會(huì)產(chǎn)生反射和傳輸信號(hào)的失真。如果均勻互連線(xiàn)上有一個(gè)90°拐角，則會(huì)在拐角處造成PCB傳輸線(xiàn)寬的變化，根據(jù)相關(guān)電磁理論計(jì)算得出，這肯定會(huì)帶來(lái)信號(hào)的反射影響。

直角走線(xiàn)的對(duì)信號(hào)的影響就是主要體現(xiàn)在三個(gè)方面：

拐角可以等效為傳輸線(xiàn)上的容性負(fù)載，減緩上升時(shí)間

90°拐角處線(xiàn)寬約為正常線(xiàn)寬的 1.414倍，引起阻抗不連續(xù)，進(jìn)而造成信號(hào)的反射

直角尖端產(chǎn)生的EMI，尖端容易發(fā)射或接收電磁波，產(chǎn)生EMI

傳輸線(xiàn)的直角帶來(lái)的寄生電容可以由下面這個(gè)經(jīng)驗(yàn)公式來(lái)計(jì)算：

C=61W(Er)1/2/ZO

在上式中，C就是指拐角的等效電容(單位pF)，W指走線(xiàn)的寬度(單位inch)，Er指介質(zhì)的介電常數(shù)，ZO就是傳輸線(xiàn)的特征阻抗。

對(duì)于高速數(shù)字信號(hào)來(lái)說(shuō)，90°拐角對(duì)高速信號(hào)傳輸線(xiàn)會(huì)造成一定的影響，對(duì)于我們現(xiàn)在高密高速pcb來(lái)說(shuō)，一般走線(xiàn)寬度為4-5mil，一個(gè)90°拐角的電容量大約為10fF，經(jīng)測(cè)算，此電容引起的時(shí)延累加大約為0.25ps，所以，5mil線(xiàn)寬的導(dǎo)線(xiàn)上的90°拐角并不會(huì)對(duì)現(xiàn)在的高速數(shù)字信號(hào)(100-psec上升沿時(shí)間)造成很大影響。

而對(duì)于高頻信號(hào)傳輸線(xiàn)來(lái)說(shuō)，為了避免集膚效應(yīng)(Skin effect)造成的信號(hào)損壞，通常會(huì)采用寬一點(diǎn)的信號(hào)傳輸線(xiàn)，例如50Ω阻抗，100mil線(xiàn)寬，這90°拐角處的線(xiàn)寬約為141mil，寄生電容造成的信號(hào)延時(shí)大約為25ps，此時(shí)，90°拐角將會(huì)造成非常嚴(yán)重的影響。

同時(shí)，微波傳輸線(xiàn)總是希望能盡量降低信號(hào)的損耗，90°拐角處的阻抗不連續(xù)和而外的寄生電容會(huì)引起高頻信號(hào)的相位和振幅誤差、輸入與輸出的失配,以及可能存在的寄生耦合,進(jìn)而導(dǎo)致電路性能的惡化,影響 PCB 電路信號(hào)的傳輸特性。

關(guān)于90°信號(hào)走線(xiàn)，老wu自己的觀點(diǎn)是，盡量避免以90°走線(xiàn)

45度外斜切線(xiàn)

除了射頻信號(hào)和其他有特殊要求的信號(hào)，我們PCB上的走線(xiàn)應(yīng)該優(yōu)選以45°走線(xiàn)。要注意一點(diǎn)的是，45°角走線(xiàn)繞等長(zhǎng)時(shí)，拐角處的走線(xiàn)長(zhǎng)度要至少為1.5倍線(xiàn)寬，繞等長(zhǎng)的線(xiàn)與線(xiàn)之間的間距要至少4倍線(xiàn)寬的距離。

由于高速信號(hào)線(xiàn)總是沿著阻抗的路徑傳輸，如果繞等長(zhǎng)的線(xiàn)間距太近，由于線(xiàn)間的寄生電容，高速信號(hào)走了捷徑，就會(huì)出現(xiàn)等長(zhǎng)不準(zhǔn)的情況?，F(xiàn)代的EDA軟件的繞線(xiàn)規(guī)則都可以很方便的設(shè)置相關(guān)的繞線(xiàn)規(guī)則。

以arc弧形走線(xiàn)

如果不是技術(shù)規(guī)范明確要求要以弧形走線(xiàn)，或者是RF微波傳輸線(xiàn)，個(gè)人覺(jué)得，沒(méi)有必要去走弧形線(xiàn)，因?yàn)楦咚俑呙芏萈CB的Layout，大量的弧形線(xiàn)后期修線(xiàn)非常麻煩，而且大量的弧形走線(xiàn)也比較費(fèi)空間。

對(duì)于類(lèi)似USB3.1或HDMI2.0這樣的高速差分信號(hào)，個(gè)人認(rèn)為還是可以走圓弧線(xiàn)的。

當(dāng)然，對(duì)于RF微波信號(hào)傳輸線(xiàn)，還是優(yōu)先走圓弧線(xiàn)，甚至是要走“采用 45° 外斜切”線(xiàn)走線(xiàn)。

總結(jié)

隨著4G/5G無(wú)線(xiàn)通訊技術(shù)的發(fā)展和電子產(chǎn)品的不斷升級(jí)換代，目前PCB數(shù)據(jù)接口傳輸速率已高達(dá)10Gbps或25Gbps以上，且信號(hào)傳輸速率還在不斷的朝著高速化方向發(fā)展。隨著信號(hào)傳輸?shù)母咚倩?、高頻化發(fā)展，對(duì)PCB阻抗控制和信號(hào)完整性提出了更高的要求。

對(duì)于PCB板上傳輸?shù)臄?shù)字信號(hào)來(lái)說(shuō)，電子工業(yè)界應(yīng)用的包括FR4在內(nèi)的許多電介質(zhì)材料，在低速低頻傳輸時(shí)一直被認(rèn)為是均勻的。

但當(dāng)系統(tǒng)總線(xiàn)上電子信號(hào)速率達(dá)到Gbps級(jí)別時(shí)，這種均勻性假設(shè)不再成立，此時(shí)交織在環(huán)氧樹(shù)脂基材中的玻璃纖維束之間的間隙引起的介質(zhì)層相對(duì)介電常數(shù)的局部變化將不可忽視，介電常數(shù)的局部擾動(dòng)將使線(xiàn)路的時(shí)延和特征阻抗與空間相關(guān)，從而影響高速信號(hào)的傳輸。

基于FR4測(cè)試基板的測(cè)試數(shù)據(jù)表明，由于微帶線(xiàn)與玻纖束相對(duì)位置差異，導(dǎo)致測(cè)量所得的傳輸線(xiàn)有效介電常數(shù)波動(dòng)較大，值之差可以達(dá)到△εr=0.4。盡管這些空間擾動(dòng)看上去較小，它會(huì)嚴(yán)重影響數(shù)據(jù)速度為5-10Gbps的差分傳輸線(xiàn)。

在一些高速設(shè)計(jì)項(xiàng)目中，為了應(yīng)對(duì)玻纖效應(yīng)對(duì)高速信號(hào)的影響，我們可以采用zig-zag routing布線(xiàn)技術(shù)以減緩玻纖效應(yīng)的影響。

Cadence Allegro PCB Editor 16.6-2015 及后續(xù)版本帶來(lái)了對(duì)zig-zag布線(xiàn)模式的支持。

在Cadence Allegro PCB Editor 16.6-2015 菜單中選擇”Route -> Unsupported Prototype -> Fiber Weave Effect” 打開(kāi)zig-zag routing功能。

二十年前我們PCB Layout不用關(guān)注是否要走弧形線(xiàn)，不用擔(dān)心PCB板材玻璃纖維對(duì)高速信號(hào)的影響。

不存在一成不變的PCB Layout規(guī)則，隨著PCB制造工藝的提升和數(shù)據(jù)傳輸速率的提高，有可能現(xiàn)在正確的規(guī)則在將來(lái)將變得不再適用。

審核編輯：湯梓紅