基于FPGA的SoC創(chuàng)建方案

LiteX 框架為創(chuàng)建 FPGA 內(nèi)核/SoC、探索各種數(shù)字設(shè)計架構(gòu)和創(chuàng)建完整的基于 FPGA 的系統(tǒng)提供了方便高效的基礎(chǔ)架構(gòu)。

簡介

LiteX 提供了輕松創(chuàng)建 FPGA 內(nèi)核/SoC 所需的所有常用組件：

總線（Wishbone、AXI、Avalon-ST）及其互連。

簡單內(nèi)核：RAM、ROM、定時器、UART、JTAG 等。

通過內(nèi)核生態(tài)系統(tǒng)的復(fù)雜內(nèi)核：LiteDRAM、LitePCIe、LiteEth、LiteSATA等......

各種 CPU 和 ISA：RISC-V、OpenRISC、LM32、Zynq、X86（通過 PCIe）等...

混合語言支持 VHDL/Verilog/(n)Migen/Spinal-HDL/etc...

通過各種橋接器和Litescope進行強大的調(diào)試基礎(chǔ)設(shè)施。

通過Verilator直接/快速仿真。

為開源和供應(yīng)商工具鏈構(gòu)建后端。

通過將 LiteX 與內(nèi)核生態(tài)系統(tǒng)相結(jié)合，創(chuàng)建復(fù)雜的 SoC 變得比使用傳統(tǒng)方法容易得多，同時提供更好的可移植性和靈活性：例如，基于 VexRiscv-SMP CPU、LiteDRAM、LiteSATA 構(gòu)建的多核 Linux SoC與 LiteX 集成，在廉價的改造Acorn CLE215+ Mining Board上運行：

支持的硬件

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https://github.com/litex-hub/litex-boards/tree/master/litex_boards/targets

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典型的 LiteX 設(shè)計流程：

??????????????????????????????????????+---------------+
??????????????????????????????????????|FPGA?toolchains|
??????????????????????????????????????+----^-----+----+
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????????????????????????????????????????+--+-----v--+
???????????????????????+-------+????????|???????????|
???????????????????????|?Migen?+-------->???????????|
???????????????????????+-------+????????|???????????|????????Your?design
????????????????????????????????????????|???LiteX???+--->?ready?to?be?used!
????????????????????????????????????????|???????????|
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??????????????|LiteX?Cores?Ecosystem?+-->???????????|
??????????????+----------------------+??+-^-------^-+
???????????????(Eth,?SATA,?DRAM,?USB,?????|???????|
????????????????PCIe,?Video,?etc...)??????+???????+
?????????????????????????????????????????board???target
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LiteX 已經(jīng)支持各種軟核 CPU：VexRiscv、Rocket、LM32、Mor1kx、PicoRV32、BlackParrot，并且與 LiteX 的核心生態(tài)系統(tǒng)兼容：

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使用 LiteX 構(gòu)建的設(shè)計示例：

圍繞 LitePCIe 構(gòu)建并與 LiteX 集成的定制 PCIe SDI 采集/播放板，允許完全控制 SDI 流和極低的延遲。

SDS1104X-E 范圍的替代固件/網(wǎng)關(guān)：

Forest Kitten 33 上的 HBM2 測試基礎(chǔ)設(shè)施：

快速入門指南

安裝 Python 3.6+ 和 FPGA 供應(yīng)商的開發(fā)工具和Verilator(仿真器，可以不安裝)。

安裝 Migen/LiteX 和 LiteX 的核心：

wget?https://raw.githubusercontent.com/enjoy-digital/litex/master/litex_setup.py
chmod?+x?litex_setup.py
./litex_setup.py?--init?--install?--user?(--user?安裝到用戶目錄)?--config=(minimal,?standard,?full)

需要更新所有存儲庫：

./litex_setup.py?--update

注意：在 MacOS 上，確保您已安裝HomeBrew。然后做，brew install wget。

注意：在 Windows 上，您可能必須將SHELL環(huán)境變量設(shè)置為SHELL=cmd.exe.

安裝 RISC-V 工具鏈（僅當(dāng)您想使用 CPU 測試/創(chuàng)建 SoC 時）：

pip3?install?meson?ninja
./litex_setup.py?--gcc=riscv

建立目標(biāo)......：

轉(zhuǎn)到 litex-boards/litex_boards/targets 并執(zhí)行您要構(gòu)建的目標(biāo)。

直接在您的計算機上安裝Verilator并測試 LiteX，無需任何 FPGA 板：

在 Linux (Ubuntu) 上：

sudo?apt?install?libevent-dev?libjson-c-dev?verilator
litex_sim?--cpu-type=vexriscv

在 MacOS 上：

brew?install?json-c?verilator?libevent
brew?cask?install?tuntap
litex_sim?--cpu-type=vexriscv

在板上的串行端口 115200 8-N-1 上運行終端程序。

應(yīng)該得到如下所示的 BIOS 提示。

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在FPGA上完美復(fù)刻Windows 95

優(yōu)秀的 Verilog/FPGA開源項目介紹（十七）- AXI

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優(yōu)秀的 Verilog/FPGA開源項目介紹（十六）- 數(shù)字頻率合成器DDS

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想用FPGA加速神經(jīng)網(wǎng)絡(luò)，這兩個開源項目你必須要了解

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編輯：黃飛

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