在SpinalHDL中如何快速地實(shí)現(xiàn)總線連接

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????教你在SpinalHDL中總線連接時(shí)針對(duì)總線的部分信號(hào)位寬不同時(shí)的如何快速地實(shí)現(xiàn)總線連接。

總線連接因小失大？ ????

在系統(tǒng)設(shè)計(jì)上，往往會(huì)存在同一個(gè)總線接口在不同的模塊里在進(jìn)行例化時(shí)其配置略有差別。例如當(dāng)我們?yōu)檎麄€(gè)系統(tǒng)不同模塊分配地址范圍時(shí)，不同模塊的地址段大小各不相同，這從而也就使得不同模塊總線配置其地址位寬略有不同。以AxiLite4總線為例，我們?nèi)衾煌目偩€配置：

val?input=slave(AxiLite4(32,32))
val output=master(AxiLite4(16,32))

? ? 在最早接觸SpinalHDL時(shí)，針對(duì)這種情況，最早全是自己DIY，在之前曾在文章《你還在當(dāng)連線工程師么—進(jìn)階版》一文中自己實(shí)現(xiàn)了一個(gè)同一總線即使配置不同也自動(dòng)連接的一個(gè)connect方法來(lái)針對(duì)這種以及更多類似的場(chǎng)景。然而雖然這種方式可用，但不同總線例化的差異在使用時(shí)雖然能夠連接，但也破壞了SpinalHDL本身設(shè)計(jì)的嚴(yán)謹(jǐn)性。

????而現(xiàn)在，針對(duì)這種場(chǎng)景，更推薦使用removeAssignments來(lái)解決類似的問(wèn)題。

????顧名思義，removeAssignments會(huì)在elaboration階段刪除之前對(duì)信號(hào)所有的賦值，那么在這里，總線連接我們可以這么來(lái)寫:

?

input<>output
output.ar.addr.removeAssignments()
output.aw.addr.removeAssignments()
output.aw.addr:=input.aw.addr.resized

?

????在使用<>連接時(shí)最終實(shí)現(xiàn)時(shí)當(dāng)處理到addr時(shí)會(huì)因位寬不匹配而報(bào)錯(cuò)，但這里我們?cè)诮酉聛?lái)對(duì)output.ar,output.aw的addr刪除了賦值，從而也就避免了在elaboration階段的錯(cuò)誤賦值，而是執(zhí)行下面新的帶有位寬調(diào)節(jié)的賦值連線。通過(guò)這種方式，我們可以在保持SpinalHDL的嚴(yán)謹(jǐn)性的同時(shí)也能以最少的代碼量實(shí)現(xiàn)我們想要的效果。通過(guò)這種“先禮后兵”的方式，簡(jiǎn)潔而不失嚴(yán)謹(jǐn)?shù)耐瓿晒δ堋?/p>

隱式轉(zhuǎn)換API封裝

????針對(duì)一些在自己系統(tǒng)設(shè)計(jì)里常用的功能，如果當(dāng)用到SpinalHDL 中自帶的庫(kù)時(shí)，我們可以通過(guò)隱式轉(zhuǎn)換封裝成相應(yīng)的API函數(shù)，從而避免一次次的來(lái)徒增代碼。以上面的AXILite4總線為例，我們可以自定義隱式擴(kuò)展類如下:

?

object AxiLite4Tools{
  implicit class AxiLite4Extend(bus:AxiLite4){
    def driveWithAddressAdjust(that:AxiLite4)={
      bus.aw>>that.aw
      bus.w>>that.w
      bus.ar>>that.ar
      bus.b<

	?

	??? ? 這里之所以不掉用<>方法主要在于<>需確保連接的兩端必須有一個(gè)能推斷的出方向，否則則無(wú)法實(shí)現(xiàn)連接。而之所以不適用>>來(lái)連接則是在于AxiLite4總線的>>方法中有個(gè)config斷言在這種場(chǎng)景下無(wú)法通過(guò)。

	????隨后我們?cè)谑褂脮r(shí)即可通過(guò)impot AxiLite4Tools._來(lái)實(shí)現(xiàn)掉用：

	?
import AxiLite4Tools._
case class test() extends Component{
  val io=new Bundle{
    val input=slave(AxiLite4(32,32))
    val output=master(AxiLite4(16,32))
  }
  io.input.driveWithAddressAdjust(io.output)
}


	　　審核編輯：湯梓紅