常用的串口通信協(xié)議之UART異步串行通信簡(jiǎn)析

1.UART

UART是異步串行通信口的總稱。它所包含的RS232RS449RS423等等是對(duì)應(yīng)各種異步串行通信口的接口標(biāo)準(zhǔn)和總線標(biāo)準(zhǔn)。他們規(guī)定了通信口的電氣特性、傳輸速率、連接特性和機(jī)械特性等一系列內(nèi)容，實(shí)際上屬于通信網(wǎng)絡(luò)的底層概念，與通信協(xié)議沒有直接關(guān)系。

幾個(gè)相關(guān)名詞的解釋：

·波特率：每秒鐘傳送的bit的個(gè)數(shù)。

·起始位：先發(fā)出一個(gè)邏輯0的信號(hào)，表示傳輸數(shù)據(jù)的開始。

·數(shù)據(jù)位：衡量通信中實(shí)際數(shù)據(jù)位的參數(shù)，標(biāo)準(zhǔn)數(shù)據(jù)位可以是5、7、8位，從最低位開始傳輸。

·奇偶校驗(yàn)位：UART發(fā)送時(shí)，檢查發(fā)送數(shù)據(jù)中“1”的個(gè)數(shù)，自動(dòng)在奇偶校驗(yàn)位添加1/0，用于發(fā)送數(shù)據(jù)的校驗(yàn)。

·停止位：一個(gè)數(shù)據(jù)的結(jié)束標(biāo)志，可以為1位、1.5位、2位的高電平。

·空閑位：處于邏輯1狀態(tài)，表示當(dāng)前線路上無數(shù)據(jù)傳輸。

·時(shí)序圖：

·發(fā)送數(shù)據(jù)過程：空閑狀態(tài)，線路處于高電平，當(dāng)收到發(fā)送數(shù)據(jù)指令后，拉低電平一個(gè)數(shù)據(jù)位的時(shí)間，接著數(shù)據(jù)按從低位到高位依次發(fā)送，數(shù)據(jù)發(fā)送完畢，接著發(fā)送奇偶校驗(yàn)位和停止位（停止位為高電平），一幀數(shù)據(jù)發(fā)送結(jié)束。

·接收數(shù)據(jù)過程：空閑狀態(tài)，線路處于高電平，當(dāng)檢測(cè)到線路的下降沿，說明線路有數(shù)據(jù)傳輸，按照約定的波特率從低位到高位接收數(shù)據(jù)，數(shù)據(jù)接收完畢，接著接收并比較奇偶校驗(yàn)位是否正確，如果正確則通知接收端設(shè)備準(zhǔn)備接收數(shù)據(jù)或存入緩存。

由于UART是異步傳輸，沒有同步傳輸時(shí)鐘。為保證數(shù)據(jù)傳輸?shù)恼_性，每個(gè)數(shù)據(jù)有16個(gè)時(shí)鐘采樣，取中間的采樣值，以保證不會(huì)誤碼或滑碼。

·設(shè)計(jì)實(shí)例：

下面是一個(gè)UART的回環(huán)實(shí)例代碼設(shè)計(jì)：

接收模塊uart_rx:

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發(fā)送模塊uart_tx:

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特定波特率產(chǎn)生模塊clk_div:

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頂層文件uart_top:

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2.PS/2???

? ? ? ?PS/2是一種雙向同步串行通信協(xié)議。接口是一種6針的連接口，但只有四個(gè)引腳是有意義的，分別是Clock(時(shí)鐘)、Data(數(shù)據(jù))、VCC和GND。其中時(shí)鐘和數(shù)據(jù)引腳是雙向的。PS/2常用于連接某些輸入設(shè)備，例如鼠標(biāo)、鍵盤等。通信的兩端通過時(shí)鐘來同步，通過數(shù)據(jù)引腳來交換數(shù)據(jù)。任何一方想要抑制另外一方的通信，只需要將時(shí)鐘引腳拉低即可。 ????如果是PC和PS/2鍵盤之間通信，PC必須做主機(jī)，即PC可以抑制鍵盤發(fā)送數(shù)據(jù)，而鍵盤不能抑制PC發(fā)送數(shù)據(jù)。 PS/2的每一位數(shù)據(jù)幀包含11-12位，具體含義如下：

·PS/2的時(shí)序圖：

由設(shè)備產(chǎn)生時(shí)鐘和數(shù)據(jù)，主機(jī)根據(jù)時(shí)鐘來讀取數(shù)據(jù)。以FPGA和PS/2鍵盤為例，鍵盤產(chǎn)生時(shí)鐘和數(shù)據(jù)，F(xiàn)PGA只需要讀數(shù)據(jù)。當(dāng)時(shí)鐘下降沿時(shí)，F(xiàn)PGA記錄數(shù)據(jù)信號(hào)?！ぴO(shè)計(jì)實(shí)例：????主機(jī)為FPGA，根據(jù)PS/2的時(shí)序，得到鍵盤的按鍵值。雖然在時(shí)序圖中，主機(jī)是在時(shí)鐘下降沿讀取數(shù)據(jù)，但實(shí)際上要為了排除噪聲干擾，需要在FPGA端對(duì)信號(hào)進(jìn)行濾波。下面給出設(shè)計(jì)代碼。

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審核編輯：劉清

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