UART通信原理詳解

UART的概念

通用異步收發(fā)傳輸器，通常稱作UART，是一種異步收發(fā)傳輸器。是異步通信協(xié)議。特性：兩根線，全雙工，異步通信，速度較慢。也就是一根發(fā)送數(shù)據(jù)，一根接收數(shù)據(jù)，并且 電平邏輯是時間的函數(shù)。 發(fā)送和接收一個bit都有固定的寬度，也就是只有等于這個時間寬度時才認為是1bit。為了約定時間寬度，就誕生了比特率的概念： 表示1s信號可以傳輸N bit的數(shù)據(jù) ，單位bps=bit per second。比如，9600bps = 1s發(fā)送或接收9600 bit數(shù)據(jù)，那么1bit數(shù)據(jù)時間寬度也就是1/9600 s。

常見比特率——9600bps 19200bps 38400bps 57600bps 115200bps

什么是RS232

RS232是物理層的電氣接口要求。是一種接口標(biāo)準。uart可以使用rs232物理層來通信?？偟膩碚f，對于一項通信任務(wù)，通信協(xié)議可以使用UART協(xié)議，而UART協(xié)議可以通過COM端口來實現(xiàn)硬件連線，此協(xié)議下的傳輸方式可以選用RS232或者RS485等。

UART協(xié)議格式

信號線上空閑的時候為高電平，當(dāng)出現(xiàn)下跳到低電平的時候表示數(shù)據(jù)的起始位，接著是先發(fā)送低位（LSB）后發(fā)送高位（MSB）的數(shù)據(jù)流，尾部可加奇偶校驗位，最后加停止位，停止位長度可以定義。本例實現(xiàn)無奇偶校驗位，1bit停止位，波特率9600~115200可改變。

多幀發(fā)送結(jié)構(gòu)如下：

代碼實現(xiàn)解釋

發(fā)送和接收準確的說就是用一個計數(shù)器作為狀態(tài)機，計數(shù)器到每個特殊的計數(shù)值的時候發(fā)送1bit固定數(shù)據(jù)。代碼注釋都有，大家可以仔細看看。里面用到了狀態(tài)機，邊沿捕獲技術(shù)這兩個操作都是最基本的，大家仔細閱讀代碼的話會有收獲的！

下面是我的仿真結(jié)果波形：

測試tb里面有對輸出波形檢測的代碼，可以不用看波形知道結(jié)果是否正確，打印的測試結(jié)果如下：

強烈建議：

tb最好能能夠輸出一個信號讓你能夠一眼看出對與錯不用看波形去判斷，這樣既節(jié)省精力，代碼更改后也不用重復(fù)去看波形，可維護性也提高了。

verilog理解技巧

接下來給大家講講代碼風(fēng)格和常見的理解代碼的方法。

正確性，他代表能夠在某芯片上實現(xiàn)需要的功能

可測試性，要能讓tb和上板的時候比較方便的看出模塊運行結(jié)果對錯

可讀性，能夠讓人比較清晰的看明白模塊實現(xiàn)的功能，多加注釋就是技巧之一

可維護性，這一點里面包含了可讀性，可讀性不好，可維護性也就不好，除了可讀性影響維護成本以外，參數(shù)化也是影響維護性的一個重要因素，改一個參數(shù)和改一片數(shù)字大家應(yīng)該知道哪個頭疼，尤其是你忘了這些數(shù)是干嘛的時候。

assign語句不要認為是連續(xù)賦值，要看做是從A連接了一根導(dǎo)線到B，A可以是寄存器也可以是wire，但是B只能是wire，因為assign只是連線，沒法產(chǎn)生觸發(fā)器，同時連線是單向的，因為FPGA內(nèi)部布線路由就是“單行道”。

比如assign a = b；表示把a和b連上，并且信號只能從b傳遞到a。

always@（）不要理解為括號里任何信號變化都會引起always內(nèi)部語句的觸發(fā)，要理解為產(chǎn)生一段組合邏輯電路，因為已經(jīng)涵蓋了所有信號，所以也不用擔(dān)心漏掉。比如always@（ ）begin a = b & c ; a1 = a;end 表示產(chǎn)生了兩個組合邏輯，第一個是a信號通過b和c與產(chǎn)生，第二個是a1通過a產(chǎn)生，不要把阻塞式賦值理解為先執(zhí)行前面一句再執(zhí)行后面一句，要理解為信號經(jīng)過了a = b & c電路再到a1 = a電路，要看信號流的順序不要看語句的先后。比如always@（ ）begin a1 = a; a = b & c ; end和上面產(chǎn)生的電路是一樣的。阻塞語句原本就是為了描述組合邏輯的信號流順序的，因為組合邏輯里面，輸入信號必然一層層經(jīng)過邏輯門傳遞，最終完成邏輯運算。電路如下：

同理always@（posedge clk）要理解為產(chǎn)生了一個時序電路。比如，always@（posedge clk）begin a<= b & c ; a1 <= a; end表示產(chǎn)生了兩個時序電路，第一個電路是時鐘上升沿到來，b與c立馬賦值給寄存器a，第二個電路是上升沿到來a立馬賦值給a1。電路圖如下：

和組合邏輯的區(qū)別就是a是b&c上一次的計算結(jié)果，a1是a上一次的計算結(jié)果，都慢了一拍，因為中間加了一個寄存器。強烈推薦寫verilog的時候組合邏輯全部用=，時序邏輯全部用<=，因為這樣能夠讓你很明確的知道自己在設(shè)計什么，混用的話你根本不知道編譯器會綜合成什么樣子，lattice的編譯器對混用還會報錯。所以要用機器的思維去理解代碼，當(dāng)你摸不準機器的思路的時候就不要想當(dāng)然。