GDDR6存儲器接口的設計方法介紹

存儲器接口通道中的每個組件都應該被密切關注，以確保維持信號的完整性。

您是某個OEM系統(tǒng)公司的片上系統(tǒng)（SoC）或系統(tǒng)設計師嗎？你的繪圖板上是否有GDDR6呢？

很多系統(tǒng)公司都在參與實施下一代GDDR6 DRAM的設計討論。與之前的DDR系列不同，這一系列產品還存在許多設計挑戰(zhàn)，它要求SoC和系統(tǒng)設計人員仔細評估整個GDDR6存儲器接口以實現(xiàn)成功的設計。

內存接口

高速、高信號計數(shù)的并行存儲器接口是GDDR6存儲器接口的最好描述，在需要高內存帶寬和低延遲的應用程序中，使用單端信令與DRAM內存通信。這里包含的應用程序包括汽車ADAS、圖形/GPU、數(shù)據(jù)中心和AI/機器學習。

如圖1所示，其存儲器接口通道是指從控制器PHY到DRAM接收器的數(shù)據(jù)路徑。它由控制器BGA封裝、PCB和接收器封裝組成。與通道相關的許多設計因素都會顯著影響信號完整性。本文將討論一些關鍵的設計注意事項。

圖1：存儲器接口通道

控制器BGA封裝采用倒裝芯片球柵陣列（FC-BGA）封裝，因其具有高引腳密度和優(yōu)越的供電網(wǎng)絡寄生效應。高引腳密度的實現(xiàn)源于引腳以低至0.4mm的間距排布在區(qū)域陣列中。

正是由于可提供大量封裝引腳，使得電源和接地路徑可以并聯(lián)到電路，從而降低穿過封裝時的這些電路的電感。低電感路徑會顯著改善供電網(wǎng)絡（PDN）的寄生效應。

FC-BGA封裝是一種多層層壓結構，其中包括了厚樹脂芯、銅箔和介電層，如圖2所示。介電層在封裝中也稱為積層，它被夾在銅箔之間。信號跡線和電源平面蝕刻在銅層上。

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圖2：4-2-4封裝的橫截面

在核心中具有兩個導體層并且在積層中有四個導體層的FC-BGA封裝被稱為4-2-4封裝。倒裝芯片ASIC通過焊球或銅柱貼裝到BGA上。

GDDR6存儲器子系統(tǒng)采用單端信號以16至20千兆位/秒（Gbps）的高數(shù)據(jù)速率傳輸數(shù)據(jù)。 高數(shù)據(jù)速率下的信號完整性受導體和電介質的材料特性影響。FC-BGA中的介電材料，繼而PCB中的介電材料，會吸收來自信號傳輸線的磁能導致接收器處的信號強度降低。

信號損耗

信號損耗以分貝為單位進行測量，被稱為插入損耗。它可以簡單地定義為接收器信號強度與發(fā)射器信號強度之比。在設計GDDR6 FC-BGA時，需要通過減小通道長度和/或使用低損耗介電材料來最小化插入損耗。

在控制器封裝中，可以通過更小尺寸的封裝來實現(xiàn)更短的通道長度。在PCB中，將DRAM封裝盡可能靠近控制器封裝可以實現(xiàn)降低通道長度。由于大多數(shù)汽車和消費類PCB系統(tǒng)的限制，通常可以將PCB通道限制在30mm和60mm之間。

低損耗介電材料可用于封裝和PCB。對于封裝，可以使用Ajinomoto積層膜（ABF）薄膜電介質，其介電損耗低至0.0044。對于PCB，可以使用Megtron6，介電損耗低至0.002。使用低損耗材料是減少通道插入損耗的有效方法。

圖3：通過采用低損耗介電材料和降低通道長度來改善插入損耗（來源：Rambus）

圖3顯示了采用諸如像Megtron6這樣的低損耗介電材料相對于采用標準FR-4介電材料的優(yōu)勢。若PCB上采用60mm通道布線，使用低損耗材料可將插入損耗降低50%以上，通道長度也可以從60mm減小到44mm，繼而將插入損耗改善10%。

趨膚效應

高速信號傾向于在導體表面?zhèn)鞑?，這種現(xiàn)象也稱為趨膚效應。在FC-BGA封裝中，導體和電介質之間的界面通常不是非常光滑，表面粗糙將導致更高數(shù)據(jù)速率傳輸時的信號插入損耗增大。

表面粗糙度用公制Ra來量化，公制Ra表示表面輪廓的算術平均值。最新的封裝襯底制造工藝可以制造Ra低至250nm的襯底。

當信號從發(fā)射器傳送到接收器時，沿信號路徑的阻抗產生任何差異都會導致信號反射（回波損耗）并影響接收器信號眼圖的質量。GDDR6通道中的典型信號路徑中涵蓋了許多組件，包括C4凸塊、微通孔、鍍通孔、BGA球以及控制器封裝、DRAM封裝和PCB中的信號走線。

由于制造工藝的限制，例如通孔的鉆孔尺寸和BGA球尺寸，使得由于通孔、C4凸塊和BGA球引起的阻抗不連續(xù)性難以控制。通常情況下可以將信號走線阻抗與接收器和驅動器阻抗相匹配，將回波損耗降至最低以改善插入損耗。

PCB采用鍍通孔設計還可能由于過孔引線的存在而導致信號插入損耗顯著退化，此時可能需要通過背鉆的方式移除多余的引線或在PCB中使用盲孔或埋孔。

串擾

GDDR6 PHY是一種數(shù)據(jù)并行接口，其中許多信號以高速率同時發(fā)送和接收數(shù)據(jù)。其中一些信號會耦合到封裝中的相鄰信號并且干擾相鄰的接收器信號。這種現(xiàn)象稱為串擾。

在封裝襯底中，當信號跡線在同一層上彼此非常靠近或者當通過內核的信號通孔彼此非?？拷鼤r會產生串擾。因此，增大“攻擊者”和“受害者”信號之間的間距是顯而易見的解決方案。

但是，如果沒有充分規(guī)劃信號、ASIC管芯凸點、BGA引腳和襯底中的通孔的布局，加大間距也可能并不有效。為了最小化通孔串擾，可能需要重新布置BGA引腳，以便在多個干擾源信號和被干擾信號之間布置接地或電源引腳（返回路徑）。

由于通孔彼此太靠近，細間距BGA封裝可能會產生額外的串擾。此時就需要規(guī)劃封裝襯底上的跡線布線以管理布線密度，而且可能還需要額外的布線層。

在PCB上，BGA引腳下的導通孔會顯著增加串擾。重新排列BGA引腳以增加適當?shù)母綦x和返回路徑將有助于減少串擾。對導通孔進行背鉆也可以減少BGA封裝下方通孔的信號耦合。此外，使用盲孔和埋孔也是減少串擾的方法。

結論

本文探討了幾個設計考量和方法用以緩解GDDR6 DRAM實施所帶來的挑戰(zhàn)。特別指出了在整個接口通道保持信號完整性的重要性。必須特別重視GDDR6存儲器接口設計的每個階段，才能夠成功解決信號完整性問題。