基于Verilog的UART串行通信接口電路設(shè)計(jì)

UART（UniversalAnynchrONousReceiverTransmitter，通用異步接收發(fā)送器）是廣泛應(yīng)用的串行數(shù)據(jù)傳輸協(xié)議之一，其應(yīng)用范圍遍及計(jì)算機(jī)外設(shè)、工控自動(dòng)化等場(chǎng)合。雖然USB傳輸協(xié)議比UART協(xié)議有更高的性能，但電路復(fù)雜開發(fā)難度大，并且大多數(shù)的微處理器只集成了UART，因此UART仍然是目前數(shù)字系統(tǒng)之間進(jìn)行串行通信的主要協(xié)議。

隨著FPGA的廣泛應(yīng)用，經(jīng)常需要FPGA與其他數(shù)字系統(tǒng)進(jìn)行串行通信，專用的UART集成電路如8250，8251等是比較復(fù)雜的，因?yàn)閷Ｓ玫腢ART集成電路既要考慮異步的收發(fā)功能，又要兼容RS232接口設(shè)計(jì)，在實(shí)際應(yīng)用中，往往只需要用到UART的基本功能，使用專用芯片會(huì)造成資源浪費(fèi)和成本提高?？梢詫⑺枰腢ART功能集成到FPGA內(nèi)部，實(shí)現(xiàn)FPGA與其他數(shù)字系統(tǒng)的直接通信，從而簡(jiǎn)化了整個(gè)系統(tǒng)電路，提高了可靠性、穩(wěn)定性和靈活性。

1 UART簡(jiǎn)介

基本的UART通信只需要兩條信號(hào)線（RXD，TXD）就可以完成數(shù)據(jù)的相互通信，接收與發(fā)送是全雙工形式，其中TXD是UART發(fā)送端，RXD是UART接收端。UART基本特點(diǎn)是：在信號(hào)線上有兩種狀態(tài)，可分別用邏輯1（高電平）和邏輯0（低電平）來區(qū)分。在發(fā)送器空閑時(shí)，數(shù)據(jù)線應(yīng)保持在邏輯高電平狀態(tài)。發(fā)送器是通過發(fā)送起始比特而開始一個(gè)字符傳送，起始比特使數(shù)據(jù)線處于邏輯0狀態(tài)，提示接收器數(shù)據(jù)傳輸即將開始。數(shù)據(jù)位一般為8位一個(gè)字節(jié)的數(shù)（也有6位7位的情況），低位（LSB）在前，高位（MSB）在后。校驗(yàn)位一般用來判斷接收的數(shù)據(jù)位有無錯(cuò)誤，一般是奇偶校驗(yàn)。停止位在最后，用以標(biāo)志UART一個(gè)字符傳送的結(jié)束，它對(duì)應(yīng)于邏輯1狀態(tài)，UART數(shù)據(jù)幀格式。

2 UART功能實(shí)現(xiàn)

UART可以分解為3個(gè)子模塊：波特率發(fā)生器模塊；發(fā)送模塊；接收模塊。UART的功能主要由VHDL硬件描述語言編程，是編譯后生成的圖元SCI，它包括了UART的最主要的部分，即發(fā)送模塊和接收模塊。SCI的外部口線可分為3類：

一是與數(shù)字系統(tǒng)的接口，包括數(shù)據(jù)DATA［7.0］，片選CS，讀寫RD、WR，狀態(tài)RDFULL、TDEMPTY.這部分接口完成的功能是將待發(fā)送的數(shù)據(jù)寫入SCI或從SCI讀出已接收到的數(shù)據(jù)。

二是串行通信接口2條線RXD、TXD，其中RXD是接收數(shù)據(jù)線、TXD是發(fā)送數(shù)據(jù)線，因此，SCI實(shí)現(xiàn)的是全雙工通信的設(shè)計(jì)。

三是系統(tǒng)控制線RESET、CLK，RESET為模塊復(fù)位輸入，CLK為模塊時(shí)鐘輸入，通信的波特率由CLK來決定（實(shí)際的波特率是CLK/4）。

UART的圖元模塊結(jié)構(gòu)

RDFULL、TDEMPTY為兩個(gè)狀態(tài)標(biāo)志位，RDFULL為輸入寄存器滿標(biāo)志，高電平表示已經(jīng)接收到一個(gè)有效數(shù)據(jù)并存儲(chǔ)到輸入數(shù)據(jù)寄存器中，當(dāng)CS、RD有效將數(shù)據(jù)讀出后變?yōu)榈碗娖綗o效。

TDEMPTY為輸出寄存器空標(biāo)志，高電平表示由CS、WR有效寫入到輸出寄存器的數(shù)據(jù)已經(jīng)發(fā)送完畢，可以向輸出寄存器寫入另外待發(fā)送的數(shù)據(jù)，低電平時(shí)表示數(shù)據(jù)目前正在發(fā)送中。

2.1 發(fā)送模塊設(shè)計(jì)

發(fā)送模塊由發(fā)送控制進(jìn)程、寫數(shù)據(jù)進(jìn)程、并/串轉(zhuǎn)換進(jìn)程、狀態(tài)操作進(jìn)程等進(jìn)程構(gòu)成。其中，最主要的是發(fā)送控制進(jìn)程，在發(fā)送控制進(jìn)程中聲明了一個(gè)6比特的變量scit_v，由它的取值（狀態(tài)機(jī)）狀態(tài)來控制整個(gè)發(fā)送過程。scit_v被分為高四位的sh_t和低兩位的sl_，tscit_v在系統(tǒng)復(fù)位后被賦初值28（011100B），每來一個(gè)時(shí)鐘scit_v增量，每來四個(gè)時(shí)鐘sh_t增量，當(dāng)sh_t為0111B時(shí)發(fā)送起始位，sh_t為1000~1111B時(shí)發(fā)送8比特的數(shù)據(jù)。下面給出的是發(fā)送控制進(jìn)程和發(fā)送接收數(shù)據(jù)進(jìn)程的原代碼：

-----數(shù)據(jù)發(fā)送控制進(jìn)程-----

PROCESS（clk，reset）

variablescit_v:integerrange0to63;

variablescit_s:STd_LOGIC_vector（tdownto0）；

BEGIN

IF（reset=0‘）’THEN

scit_v：=0;--“000000”

ELSIF（clkE‘VENTANDclk=1’）‘THEN

IF（scit_v