設(shè)計(jì)小Tips：如何用FPGA構(gòu)建便攜式超聲系統(tǒng)？ - 全文

　　圖5 模擬前端

　　在AFE發(fā)射側(cè)，DAC用來將輸出脈沖數(shù)據(jù)轉(zhuǎn)換為模擬數(shù)據(jù)。模擬信號(hào)驅(qū)動(dòng)高壓脈沖器或放大器，進(jìn)而產(chǎn)生換能器的發(fā)射波形。

　　波束形成器

　　超聲波束形成器包括兩個(gè)組成部分。發(fā)射波束形成器（又稱Tx波束形成器）負(fù)責(zé)啟動(dòng)掃描線并生成發(fā)送給換能器元件的定時(shí)脈沖串，以設(shè)置對(duì)象所需的聚焦點(diǎn)。接收波束形成器（又稱Rx波束形成器）負(fù)責(zé)從模擬前端接收回波波形數(shù)據(jù)，并將數(shù)據(jù)通過濾波、開窗（切趾術(shù)）、求和及解調(diào)整理為代表性掃描線。這兩個(gè)波束形成器模塊保持時(shí)間同步，連續(xù)向彼此傳送時(shí)序、位置和控制數(shù)據(jù)。

　　Tx波束形成器負(fù)責(zé)定時(shí)數(shù)字脈沖串的導(dǎo)向（steering）和生成，該脈沖串外部轉(zhuǎn)換為換能器的高壓脈沖。根據(jù)給定掃描線聚焦超聲波束所需的即時(shí)位置可實(shí)時(shí)計(jì)算出延遲。Tx波束形成器模塊相當(dāng)小，占用的邏輯資源不到Rx波束形成器的10%。其包括時(shí)序生成器和脈沖成形，通常并行連接到外部DAC。

　　Rx波束形成器對(duì)原始換能器Rx數(shù)據(jù)進(jìn)行分析，以提取并聚集成超聲掃描線。這是一個(gè)DSP密集型模塊，會(huì)占用大量的邏輯資源。圖6對(duì)處理步驟和子模塊進(jìn)行了匯總。

　　圖6 Rx波束形成器功能步驟

　　每個(gè)通道都要進(jìn)行上述每個(gè)步驟，直到最后求和；而每個(gè)掃描線則需要進(jìn)行其他步驟。這是一種典型的處理流程，實(shí)際超聲實(shí)施方案可采用上述步驟的任意組合，并配合其他專有處理模塊。

　　后端處理

　　后端處理引擎通常包括B模、M模、多普勒和彩色血流處理功能塊。上述功能塊同時(shí)工作，執(zhí)行多種不同的任務(wù)。B模處理引擎負(fù)責(zé)接收解調(diào)和壓縮的掃描線，并用內(nèi)插和灰度映射在掃描線基礎(chǔ)上形成二維灰度圖像。M模將一段時(shí)間內(nèi)的數(shù)據(jù)點(diǎn)加以比較，從而識(shí)別出聲源的運(yùn)動(dòng)、速度和運(yùn)動(dòng)位置。多普勒處理來自多普勒專用模擬前端的數(shù)據(jù)，并生成精確的方向和速度信息。彩色血流處理模塊將色度映射到運(yùn)動(dòng)數(shù)據(jù)上，反映出速度和方向，再將其覆蓋到B模功能塊生成的灰度圖上。隨后后端進(jìn)行清空，根據(jù)超聲醫(yī)師和所用顯示設(shè)備的要求調(diào)節(jié)圖像，并存儲(chǔ)、顯示和發(fā)送靜態(tài)輸出及視頻輸出。

　　我們可在超聲系統(tǒng)中使用多種不同增強(qiáng)技術(shù)來減少斑點(diǎn)，改進(jìn)聚焦，并設(shè)置對(duì)比度和灰度深度。例如：角復(fù)合、小波分解、各向異性雙邊濾波、直方圖均衡化、幀平滑、邊緣檢測(cè)等。

　　功耗

　　降低功耗是一項(xiàng)主要的設(shè)計(jì)約束。就便攜式醫(yī)療超聲系統(tǒng)而言，降低功耗至關(guān)重要。醫(yī)療系統(tǒng)電源對(duì)安全性和質(zhì)量也有著嚴(yán)格的標(biāo)準(zhǔn)要求。在滿足上述安全性和質(zhì)量標(biāo)準(zhǔn)要求的同時(shí)，一旦對(duì)功率要求有所提升，電源設(shè)計(jì)必將面臨非常嚴(yán)峻的成本和復(fù)雜性挑戰(zhàn)。

　　散熱也是降低功耗的一大原因。必須做好散熱工作，確保系統(tǒng)組件的溫度在適當(dāng)?shù)墓ぷ鞣秶鷥?nèi)。因此我們必須認(rèn)真設(shè)計(jì)散熱片、風(fēng)扇、封裝和PCB。而FPGA有助于解決上述一些功耗約束難題。

　　便攜式超聲系統(tǒng)的接口復(fù)雜性

　　便攜式超聲系統(tǒng)在小型封裝中集成了眾多不同類型的組件。每個(gè)組件都有不同的接口要求，這就需要我們采用多樣化的連接解決方案。

　　便攜式超聲系統(tǒng)接口存在三大問題。其一，就是波束形成器邏輯和數(shù)據(jù)轉(zhuǎn)換器之間AFE接口的I/O數(shù)量較多。JESD204A為未來的超聲系統(tǒng)提供了極富吸引力的解決方案。

　　其二，就是前端和后端處理模塊之間的問題。為了盡可能減少I/O數(shù)量，我們通常在兩個(gè)不同領(lǐng)域之間使用高速SerDes鏈接。在高端系統(tǒng)中（通常為購(gòu)物車外形），我們可用PCIe背板來滿足高帶寬要求。圖7給出了現(xiàn)代便攜式超聲系統(tǒng)中的主要接口。

　　圖7 典型便攜式超聲接口

　　其三，就是設(shè)計(jì)人員往往受制于常用組件的成本和I/O方面的限制。FPGA能夠讓設(shè)計(jì)人員在單個(gè)器件中集成多種系統(tǒng)功能。該器件將一系列可配置存儲(chǔ)器、DSP和I/O與大量邏輯單元緊密集成在一起，并采用先進(jìn)的工藝技術(shù)制造而成。單個(gè)器件系統(tǒng)集成大幅降低了物理PCB級(jí)連接的技術(shù)挑戰(zhàn)和成本壓力。由于FPGA芯片由FPGA制造商設(shè)計(jì)，因此用戶不必?fù)?dān)心NRE及生產(chǎn)成本。用戶只需創(chuàng)建設(shè)計(jì)，把設(shè)計(jì)文件下載到FPGA器件上，就能完成特定設(shè)計(jì)的配置工作。

　　賽靈思FPGA在便攜式超聲系統(tǒng)中的應(yīng)用

　　賽靈思FPGA可幫助便攜式超聲供應(yīng)商更好地推出小型化高性能低功耗產(chǎn)品。

　　降低功耗

　　降低功耗的主要原因在于：（1）在電池或發(fā)電機(jī)供電情況下延長(zhǎng)工作時(shí)間；（2）減少對(duì)電源性能的需求（電源性能受制于嚴(yán)格的質(zhì)量與安全控制要求）；（3）最大限度地減少系統(tǒng)熱量，從而減少散熱管理設(shè)計(jì)的成本、尺寸和重量。

　　賽靈思FPGA能夠在技術(shù)、架構(gòu)和設(shè)計(jì)工具三個(gè)方面進(jìn)一步降低便攜式超聲設(shè)計(jì)的功耗。

　　圖8顯示了Virtex-6器件的一般晶體管組合，能夠以最低功耗滿足所需的性能基準(zhǔn)要求。這種方案也在7系列FPGA中得以延續(xù)，而且與前代產(chǎn)品系列和業(yè)界競(jìng)爭(zhēng)型FPGA相比，利用28nm定制工藝能將靜態(tài)功耗銳降40–80%。

　　圖8 Virtex-6 FPGA中的8種晶體管類型分布

　　降低功耗不僅限于工藝技術(shù)層面，通過采用較低功耗的LUT6架構(gòu)，實(shí)現(xiàn)更多時(shí)鐘門控選項(xiàng)以及嵌入PCI Express、以太網(wǎng)MAC等關(guān)鍵IP模塊，并創(chuàng)建更直接的路由選項(xiàng)，我們能夠進(jìn)一步降低功耗，從而減小連接點(diǎn)之間的電容。對(duì)于需要最小化功耗的應(yīng)用領(lǐng)域而言，相對(duì)于前代FPGA而言功耗也能實(shí)現(xiàn)50%的顯著改進(jìn)。

　　賽靈思獨(dú)特的自動(dòng)時(shí)鐘門控技術(shù)能將動(dòng)態(tài)功耗降低多達(dá)30%。下一步重要工作就是用賽靈思的XPower Analyzer全面分析設(shè)計(jì)功耗情況，如圖9所示。

　　圖9 XPower Power分析界面

　　該工具可提供準(zhǔn)確的實(shí)現(xiàn)后功耗分析，凸顯了潛在能夠降低功耗的設(shè)計(jì)區(qū)域。根據(jù)功耗瓶頸情況，用戶能夠?qū)崿F(xiàn)賽靈思自動(dòng)化功耗改進(jìn)工具的任意組合，如邏輯再綜合、功耗優(yōu)化放置以及路由電容優(yōu)化等。如果仍需要進(jìn)一步降低功耗，我們還能用XPower工具來明確哪些模塊產(chǎn)生的功耗最多，哪些設(shè)計(jì)方法最適用于降低動(dòng)態(tài)功耗。

　　采用賽靈思FPGA從容應(yīng)對(duì)接口挑戰(zhàn)

　　便攜式超聲系統(tǒng)中最關(guān)鍵的接口瓶頸是AFE到波束形成器的接口，我們?cè)诖诵枰罅縄/O與并行DAC和LVDSADC接口相連。

　　為了進(jìn)一步降低AFE到波束形成器接口的復(fù)雜性，模擬供應(yīng)商采用高速串行JEDEC JESD204A標(biāo)準(zhǔn)作為從ADC向DAC傳輸數(shù)據(jù)的高效途徑，其速率可高達(dá)每通道每秒3.125Gb。賽靈思能夠?yàn)椴捎肎TP/GTX收發(fā)器的ESD204A標(biāo)準(zhǔn)提供全方位的支持。

　　雖然JESD204A標(biāo)準(zhǔn)是比較受青睞的解決方案，但在多個(gè)低邏輯密度的高引腳數(shù)FPGA上對(duì)前端設(shè)計(jì)進(jìn)行分區(qū)更合適。這種方案幾乎徹底杜絕了在以下方面同時(shí)進(jìn)行輸出（SSO）轉(zhuǎn)換的問題，如：在更多VCC/GND對(duì)上分布I/O；為PCB布局工程師提供更大的工作面積（這可進(jìn)一步避免PCB路由擁堵問題），以及；為在更大的封裝和PCB空間（可作為散熱片發(fā)揮作用）中進(jìn)行布局設(shè)計(jì)減少了散熱管理問題。不過，設(shè)計(jì)分區(qū)也會(huì)帶來PCB尺寸放大的不利影響，進(jìn)而導(dǎo)致系統(tǒng)體積增大，因此設(shè)計(jì)人員應(yīng)當(dāng)根據(jù)空間約束、通道數(shù)量以及模擬前端的設(shè)計(jì)要求實(shí)現(xiàn)良好的平衡。

　　在此情況下，F(xiàn)PGA可謂最佳解決方案，能實(shí)現(xiàn)較多的引腳數(shù)量，同時(shí)還具有大容量的片上存儲(chǔ)器。

　　可高度擴(kuò)展的設(shè)計(jì)

　　如果采用7系列FPGA的統(tǒng)一架構(gòu)，就能大幅縮短開發(fā)時(shí)間，確保用戶快速在整個(gè)產(chǎn)品系列中實(shí)現(xiàn)設(shè)計(jì)模塊的移植。此外，IP核的可用性也能顯著獲得提升，因?yàn)橘愳`思和IP核合作伙伴僅需一次性優(yōu)化IP核即可，隨后就能根據(jù)不同的器件要求加以調(diào)整，從而盡可能減少修改幅度，而且每個(gè)系列的重復(fù)驗(yàn)證也會(huì)很方便。統(tǒng)一架構(gòu)的另一優(yōu)勢(shì)在于其能在較短的時(shí)間內(nèi)為新的超生系統(tǒng)獲得醫(yī)療設(shè)備認(rèn)證，因?yàn)榇蟛糠諬DL代碼都能在不同產(chǎn)品系列上實(shí)現(xiàn)重復(fù)利用，在某些情況下甚至包括網(wǎng)表的重復(fù)利用。

　　總而言之，賽靈思的通用架構(gòu)能大幅提高超聲系統(tǒng)供應(yīng)商的規(guī)模經(jīng)濟(jì)效益，幫助他們提供多種不同的系統(tǒng)功能和復(fù)雜性選擇，同時(shí)還能縮短開發(fā)時(shí)間和產(chǎn)品的批準(zhǔn)認(rèn)證時(shí)間，使供應(yīng)商能夠更方便地根據(jù)不同應(yīng)用需求使用性價(jià)比最高的器件。

　　賽靈思IP核

　　賽靈思IP核是賽靈思設(shè)計(jì)方案的關(guān)鍵構(gòu)建塊。種類豐富的基礎(chǔ)IP核可滿足FPGA設(shè)計(jì)人員的一般性需求，而穩(wěn)健可靠的特定領(lǐng)域和特定市場(chǎng)IP核則能滿足DSP、嵌入式和連接設(shè)計(jì)的特定需求。超聲系統(tǒng)所需的眾多關(guān)鍵DSP功能和連接接口都可作為賽靈思或合作伙伴的IP核提供。使用賽靈思IP核不僅能夠最大限度地縮短開發(fā)時(shí)間，并且還能幫助用戶集中精力實(shí)現(xiàn)產(chǎn)品差異化設(shè)計(jì)，而非標(biāo)準(zhǔn)功能開發(fā)——這是使用賽靈思產(chǎn)品的一項(xiàng)獨(dú)到的優(yōu)勢(shì)。

　　總結(jié)

　　Spartan-6、Virtex-6和7系列FPGA均可提供專用ASIC和DSP的高性能，同時(shí)還具備極低NRE成本、大幅縮短產(chǎn)品上市時(shí)間、便于設(shè)計(jì)移植、高I/O數(shù)量和PCB布局簡(jiǎn)化等優(yōu)勢(shì)。此外，配合業(yè)界領(lǐng)先的功耗優(yōu)化工具，賽靈思的40nm和即將推出的28nmFPGA定制低功耗工藝技術(shù)還能大幅降低功耗，顯著優(yōu)于業(yè)界同類型的競(jìng)爭(zhēng)解決方案。上述所有優(yōu)勢(shì)都能幫助便攜式超聲系統(tǒng)開發(fā)人員快速部署系統(tǒng)，在預(yù)算和功耗要求限度內(nèi)推出最新技術(shù)，從而改進(jìn)患者的護(hù)理工作。

　　作者：賽靈思公司醫(yī)療市場(chǎng)高級(jí)營(yíng)銷經(jīng)理Todd Koelling