FPGA助力超聲供應商推低功耗產(chǎn)品 - 設計小Tips：如何用FPGA構(gòu)建便攜式超聲系統(tǒng)？

　　賽靈思FPGA在便攜式超聲系統(tǒng)中的應用

　　賽靈思FPGA可幫助便攜式超聲供應商更好地推出小型化高性能低功耗產(chǎn)品。

　　降低功耗

　　降低功耗的主要原因在于：（1）在電池或發(fā)電機供電情況下延長工作時間；（2）減少對電源性能的需求（電源性能受制于嚴格的質(zhì)量與安全控制要求）；（3）最大限度地減少系統(tǒng)熱量，從而減少散熱管理設計的成本、尺寸和重量。

　　賽靈思FPGA能夠在技術(shù)、架構(gòu)和設計工具三個方面進一步降低便攜式超聲設計的功耗。

　　圖8顯示了Virtex-6器件的一般晶體管組合，能夠以最低功耗滿足所需的性能基準要求。這種方案也在7系列FPGA中得以延續(xù)，而且與前代產(chǎn)品系列和業(yè)界競爭型FPGA相比，利用28nm定制工藝能將靜態(tài)功耗銳降40–80%。

　　圖8 Virtex-6 FPGA中的8種晶體管類型分布

　　降低功耗不僅限于工藝技術(shù)層面，通過采用較低功耗的LUT6架構(gòu)，實現(xiàn)更多時鐘門控選項以及嵌入PCI Express、以太網(wǎng)MAC等關(guān)鍵IP模塊，并創(chuàng)建更直接的路由選項，我們能夠進一步降低功耗，從而減小連接點之間的電容。對于需要最小化功耗的應用領(lǐng)域而言，相對于前代FPGA而言功耗也能實現(xiàn)50%的顯著改進。

　　賽靈思獨特的自動時鐘門控技術(shù)能將動態(tài)功耗降低多達30%。下一步重要工作就是用賽靈思的XPower Analyzer全面分析設計功耗情況，如圖9所示。

　　圖9 XPower Power分析界面

　　該工具可提供準確的實現(xiàn)后功耗分析，凸顯了潛在能夠降低功耗的設計區(qū)域。根據(jù)功耗瓶頸情況，用戶能夠?qū)崿F(xiàn)賽靈思自動化功耗改進工具的任意組合，如邏輯再綜合、功耗優(yōu)化放置以及路由電容優(yōu)化等。如果仍需要進一步降低功耗，我們還能用XPower工具來明確哪些模塊產(chǎn)生的功耗最多，哪些設計方法最適用于降低動態(tài)功耗。

　　采用賽靈思FPGA從容應對接口挑戰(zhàn)

　　便攜式超聲系統(tǒng)中最關(guān)鍵的接口瓶頸是AFE到波束形成器的接口，我們在此需要大量I/O與并行DAC和LVDSADC接口相連。

　　為了進一步降低AFE到波束形成器接口的復雜性，模擬供應商采用高速串行JEDEC JESD204A標準作為從ADC向DAC傳輸數(shù)據(jù)的高效途徑，其速率可高達每通道每秒3.125Gb。賽靈思能夠為采用GTP/GTX收發(fā)器的ESD204A標準提供全方位的支持。

　　雖然JESD204A標準是比較受青睞的解決方案，但在多個低邏輯密度的高引腳數(shù)FPGA上對前端設計進行分區(qū)更合適。這種方案幾乎徹底杜絕了在以下方面同時進行輸出（SSO）轉(zhuǎn)換的問題，如：在更多VCC/GND對上分布I/O；為PCB布局工程師提供更大的工作面積（這可進一步避免PCB路由擁堵問題），以及；為在更大的封裝和PCB空間（可作為散熱片發(fā)揮作用）中進行布局設計減少了散熱管理問題。不過，設計分區(qū)也會帶來PCB尺寸放大的不利影響，進而導致系統(tǒng)體積增大，因此設計人員應當根據(jù)空間約束、通道數(shù)量以及模擬前端的設計要求實現(xiàn)良好的平衡。

　　在此情況下，F(xiàn)PGA可謂最佳解決方案，能實現(xiàn)較多的引腳數(shù)量，同時還具有大容量的片上存儲器。

　　可高度擴展的設計

　　如果采用7系列FPGA的統(tǒng)一架構(gòu)，就能大幅縮短開發(fā)時間，確保用戶快速在整個產(chǎn)品系列中實現(xiàn)設計模塊的移植。此外，IP核的可用性也能顯著獲得提升，因為賽靈思和IP核合作伙伴僅需一次性優(yōu)化IP核即可，隨后就能根據(jù)不同的器件要求加以調(diào)整，從而盡可能減少修改幅度，而且每個系列的重復驗證也會很方便。統(tǒng)一架構(gòu)的另一優(yōu)勢在于其能在較短的時間內(nèi)為新的超生系統(tǒng)獲得醫(yī)療設備認證，因為大部分HDL代碼都能在不同產(chǎn)品系列上實現(xiàn)重復利用，在某些情況下甚至包括網(wǎng)表的重復利用。

　　總而言之，賽靈思的通用架構(gòu)能大幅提高超聲系統(tǒng)供應商的規(guī)模經(jīng)濟效益，幫助他們提供多種不同的系統(tǒng)功能和復雜性選擇，同時還能縮短開發(fā)時間和產(chǎn)品的批準認證時間，使供應商能夠更方便地根據(jù)不同應用需求使用性價比最高的器件。

　　賽靈思IP核

　　賽靈思IP核是賽靈思設計方案的關(guān)鍵構(gòu)建塊。種類豐富的基礎(chǔ)IP核可滿足FPGA設計人員的一般性需求，而穩(wěn)健可靠的特定領(lǐng)域和特定市場IP核則能滿足DSP、嵌入式和連接設計的特定需求。超聲系統(tǒng)所需的眾多關(guān)鍵DSP功能和連接接口都可作為賽靈思或合作伙伴的IP核提供。使用賽靈思IP核不僅能夠最大限度地縮短開發(fā)時間，并且還能幫助用戶集中精力實現(xiàn)產(chǎn)品差異化設計，而非標準功能開發(fā)——這是使用賽靈思產(chǎn)品的一項獨到的優(yōu)勢。

　　總結(jié)

　　Spartan-6、Virtex-6和7系列FPGA均可提供專用ASIC和DSP的高性能，同時還具備極低NRE成本、大幅縮短產(chǎn)品上市時間、便于設計移植、高I/O數(shù)量和PCB布局簡化等優(yōu)勢。此外，配合業(yè)界領(lǐng)先的功耗優(yōu)化工具，賽靈思的40nm和即將推出的28nmFPGA定制低功耗工藝技術(shù)還能大幅降低功耗，顯著優(yōu)于業(yè)界同類型的競爭解決方案。上述所有優(yōu)勢都能幫助便攜式超聲系統(tǒng)開發(fā)人員快速部署系統(tǒng)，在預算和功耗要求限度內(nèi)推出最新技術(shù)，從而改進患者的護理工作。

　　作者：賽靈思公司醫(yī)療市場高級營銷經(jīng)理Todd Koelling