采用帶有收發(fā)器的全系列40-nm FPGA和ASIC實現(xiàn)創(chuàng)新

采用帶有收發(fā)器的全系列40-nm FPGA和ASIC實現(xiàn)創(chuàng)新設(shè)計

?? 人們對寬帶服務(wù)的帶寬要求越來越高，促使芯片供應(yīng)商使用更多的高速串行收發(fā)器。因此，下一代應(yīng)用采用了多種數(shù)據(jù)速率，從幾Mbps 到數(shù)百Gbps，在一種設(shè)備中集成了多種協(xié)議和服務(wù)。以太網(wǎng)等迅速發(fā)展的標(biāo)準(zhǔn)以及對提高數(shù)據(jù)速率的需求使得高速收發(fā)器成為主要的性能判定依據(jù)。標(biāo)準(zhǔn)單元ASIC 和ASSP 不具有人們需要的靈活性，其成本和風(fēng)險無法讓用戶及時實現(xiàn)技術(shù)創(chuàng)新。本文介紹帶有收發(fā)器的全系列40-nmFPGA 和ASIC，發(fā)揮前沿技術(shù)優(yōu)勢，在前一代創(chuàng)新基礎(chǔ)上，解決下一代系統(tǒng)難題。
引言
???? 現(xiàn)代意義上的互聯(lián)網(wǎng)雖然只經(jīng)歷了十幾年的時間，卻已經(jīng)成為技術(shù)創(chuàng)新和帶寬增長的主要推動力量。更新現(xiàn)有通信系統(tǒng)以及新應(yīng)用的出現(xiàn)要求采用更大的寬帶和更高的數(shù)據(jù)速率。今天，以視頻為主的網(wǎng)絡(luò)下載和點對點網(wǎng)絡(luò)連接( 文件共享) 占用了80% 的帶寬。流媒體( 視頻點播電影和電視)、IP 承載視頻和互聯(lián)網(wǎng)游戲等新應(yīng)用占用的帶寬不到10% ?？紤]到這些因素，互聯(lián)網(wǎng)仍處于發(fā)展初期，今后將持續(xù)強(qiáng)勁增長。
??? 市場上最近推出的通信設(shè)備已經(jīng)開始向40 甚至100 千兆以太網(wǎng)(GbE) 端口過渡，以更低的成本和功耗，在更緊湊的封裝中實現(xiàn)更大的帶寬。而且，摩爾定律還在不斷推動著半導(dǎo)體行業(yè)發(fā)展，集成電路上的晶體管數(shù)量每兩年就會加倍。新一代產(chǎn)品使用45-nm 或者40-nm 工藝來集成更多的功能，提高每一功能的工作性能和邏輯密度，降低功耗，而滿足日益增長的帶寬需求的關(guān)鍵則是更多、更快的高速串行收發(fā)器。
??? 本文介紹高速串行收發(fā)器的發(fā)展趨勢，以及系統(tǒng)規(guī)劃人員和設(shè)計人員所面臨的挑戰(zhàn)。文章還回顧了某些特殊的市場需求，為滿足這些需求，可編程邏輯器件(PLD) 供應(yīng)商必須提供帶有收發(fā)器的多種產(chǎn)品組合。這些器件具有豐富的邏輯、特性和I/O 功能，客戶利用它們能夠開發(fā)出滿足各種性能、功耗和成本目標(biāo)的產(chǎn)品。
??? 高速收發(fā)器技術(shù)的發(fā)展趨勢提高高速串行收發(fā)器的數(shù)據(jù)速率以及器件中收發(fā)器的數(shù)量可以實現(xiàn)更大的帶寬和更高的數(shù)據(jù)速率。使用以
下技術(shù)可以獲得帶寬達(dá)到100G 的接口：
■ 10 個10.3-Gbps 收發(fā)器(CAUI 協(xié)議)
■ 20 個6.375-Gbps 收發(fā)器(Interlaken 協(xié)議)
■ 40 個3.125-Gbps 收發(fā)器(XAUI 協(xié)議)
■ 100 個1.25-Gbps 收發(fā)器(SGMII 協(xié)議，注意，這只是用于演示目的，并不實用)
??? 考慮到每個器件所有輸入和輸出數(shù)據(jù)通道的兩端口需求，如果收發(fā)器數(shù)據(jù)速率不能相應(yīng)的提高，即使是采用最現(xiàn)代的工藝技術(shù)也難以滿足收發(fā)器的數(shù)量要求。
??? 很多系統(tǒng)混合了DSP 模塊、控制處理器、ASSP、ASIC 和FPGA。系統(tǒng)規(guī)劃人員面臨的挑戰(zhàn)是對系統(tǒng)進(jìn)行劃分，把這些器件連接起來，以滿足應(yīng)用性能和帶寬要求。在很多情況下，由于ASSP 和ASIC 技術(shù)創(chuàng)新發(fā)展較慢，無法實現(xiàn)更快的接口。另一挑戰(zhàn)是這些器件所提供的各類協(xié)議，規(guī)劃人員不得不犧牲性能，重新使用原來的接口。這一般通過橋接器件——傳統(tǒng)的FPGA，連接原來的協(xié)議和新協(xié)議。解決這些問題最終會降低系統(tǒng)成本。
??? 帶有收發(fā)器的數(shù)據(jù)鏈路不但支持更高的數(shù)據(jù)吞吐量，而且功效非常高，進(jìn)一步提高了系統(tǒng)集成度，成為系統(tǒng)的關(guān)鍵組成部分。串化器/ 解串器(SERDES) 收發(fā)器是替代原有并行技術(shù)所必須采用的技術(shù)。通過使用收
發(fā)器技術(shù)，設(shè)計人員能夠解決當(dāng)今高速數(shù)據(jù)鏈路設(shè)計中的關(guān)鍵問題：
■ 信號完整性：相對于并行接口，串行接口的延時和偏移都比較低。在串行協(xié)議應(yīng)用，以及驅(qū)動背板方面，要求收發(fā)器具有優(yōu)異的信號完整性，較低的抖動和誤碼率(BER)。
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■ 復(fù)雜的電路板：使用串行接口可以減小電路板面積，減少所使用的電路板元件數(shù)量以及電路板層數(shù)。例如， PCI Express (PCIe) 接口將引腳和電路板面積減少了50%，而帶寬提高了一倍。
■ 功耗和散熱：串行接口的功耗要低于并行接口。例如，Stratix IV GT FPGA 的10G 接口在10.3 Gbps 時的功耗為190 mW， Altera 40-nm 收發(fā)器上的收發(fā)器 PMA 功率。表1 詳細(xì)列出了40-nm 工藝節(jié)點各種數(shù)據(jù)速率下的功耗。
總之，系統(tǒng)規(guī)劃人員面臨三種主要挑戰(zhàn)：
■ 在提高帶寬和數(shù)據(jù)速率時，需要更多、更快的收發(fā)器。
■ 既有原來的高速協(xié)議，又有各種不斷發(fā)展的新標(biāo)準(zhǔn)。
■ 符合背板和協(xié)議要求需要有優(yōu)異的信號完整性。
收發(fā)器接口是系統(tǒng)規(guī)劃人員首先要考慮的關(guān)鍵因素，而器件選擇取決于所能夠提供的功能、性能、功耗和成本目標(biāo)。最終，一定的市場需求決定了收發(fā)器系列產(chǎn)品最合適的功能。
市場需求
圖1 顯示了使用以太網(wǎng)協(xié)議的幾個例子，目前的通信基礎(chǔ)設(shè)施中使用了收發(fā)器。網(wǎng)絡(luò)中的每一部分都使用
了串行收發(fā)器技術(shù)，但是有不同的帶寬要求。越靠近用戶側(cè)，成本和功耗就越敏感，同時，帶寬也在降低，
收發(fā)器速率和數(shù)量也在減少。此外，隨著實際應(yīng)用中處理需求的變化，器件密度和特性的關(guān)系也在不斷變
化。

圖1. 通信基礎(chǔ)設(shè)施中的收發(fā)器
表1. PMA 收發(fā)器功耗/ 通道對比

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固網(wǎng)接入、傳輸和網(wǎng)絡(luò)設(shè)備
以太網(wǎng)已經(jīng)發(fā)展成為當(dāng)今應(yīng)用最廣泛的物理層和鏈路層協(xié)議。而作為IEEE 標(biāo)準(zhǔn)802.3ae 于2002 年發(fā)布的10GbE 是目前最快的標(biāo)準(zhǔn)， IEEE正在制定40GbE和100GbE 以太網(wǎng)標(biāo)準(zhǔn)。網(wǎng)絡(luò)已經(jīng)向數(shù)據(jù)包傳輸和全以太網(wǎng)設(shè)備過渡，應(yīng)用范圍包括數(shù)據(jù)包處理和流量管理功能為主的橋接和全數(shù)據(jù)通道處理等(1)。根據(jù)網(wǎng)絡(luò)中靠近用戶的程度以及位置，帶寬從10 Gbps 至20 Gbps 發(fā)展到 40 Gbps 至80 Gbps，甚至是100 Gbps。并不存在能夠滿足所有需求的解決方案，因此，設(shè)備必須能夠支持不同的密度、特性、性能、功耗和成本目標(biāo)。
關(guān)鍵需求推動了技術(shù)創(chuàng)新，包括對集成10G 收發(fā)器、高密度和高性能的需求，以及對以太網(wǎng)、GPON、CEI-6/Interlaken 和SONET/SDH 等協(xié)議標(biāo)準(zhǔn)的支持。
無線設(shè)備
?? 過去，無線標(biāo)準(zhǔn)( 空中接口) 在發(fā)展過程中采用了不同的技術(shù)和物理通道，但是，對于3.9G/4G，更大的載波帶寬(20 MHz) 使得所有主要空中新接口使用OFDMA 技術(shù)。雖然正交頻分復(fù)用多址接入/ 多輸入多輸出(OFMDA-MIMO) 方法有可能在不久的將來實現(xiàn)技術(shù)融合，但目前的標(biāo)準(zhǔn)仍在不斷發(fā)展，繼續(xù)得以實施。
??? 主要的無線需求包括在同一系統(tǒng)中對多種標(biāo)準(zhǔn)的支持，新一代體系結(jié)構(gòu)中較強(qiáng)的信號處理能力，減少系統(tǒng)總延時等，所有這些需求都要求進(jìn)一步提高集成度。而且，無線解決方案必須能夠靈活的延伸到名為毫微微基站( 以及微微基站、微基站和宏基站等) 的家庭基站中。這些市場和技術(shù)要求推動了高度集成方案的發(fā)展，最終成為芯片系統(tǒng)(SoC)。而且，這些收發(fā)器PLD 所具有的優(yōu)點和其他解決方案具有可比性，甚至優(yōu)于其他方案：
■ 在用戶數(shù)量或者每單元吞吐量上的成本和性能
■ 每Mbps 和每mm2 功耗和面積
■ 不同空中接口和協(xié)議的芯片間、卡對卡以及機(jī)箱之間接口高速收發(fā)器的靈活性和可更新能力
?? 此外，很難有能夠滿足所有需求的通用解決方案。推動技術(shù)創(chuàng)新的關(guān)鍵需求包括更高的集成度，更低的成本，更好的性能，集成了DSP 功能的信號處理能力，以及支持CPRI/OBSAI 和Serial RapidIO? 等專用協(xié)議。
軍事、廣播、計算機(jī)和存儲、測試和醫(yī)療，以及其他市場領(lǐng)域
?? 其他市場領(lǐng)域?qū)κ瞻l(fā)器的需求各有不同，需要綜合考慮密度、性能、特性和功耗要求。PCIe Gen1 和Gen2以及以太網(wǎng)等標(biāo)準(zhǔn)協(xié)議得到了廣泛應(yīng)用。某些市場對協(xié)議有特殊的要求，例如，廣播應(yīng)用的SDI，以及計算機(jī)和存儲的SATA/SAS、HyperTransport? 和QPI 等。由于很多應(yīng)用只需要采用支持專用協(xié)議的收發(fā)器，因此， 10G 收發(fā)器在寬帶連接上迅速得到了應(yīng)用，成為很多產(chǎn)品的主要技術(shù)推動力量。
關(guān)鍵技術(shù)
??? 帶有收發(fā)器的FPGA 和ASIC 系列產(chǎn)品采用的技術(shù)包括工藝技術(shù)、支持可編程功耗技術(shù)的功耗和性能優(yōu)化措施、邏輯架構(gòu)、I/O、PLL、外部存儲器接口、高速串行收發(fā)器、時鐘數(shù)據(jù)恢復(fù)和時鐘產(chǎn)生、預(yù)加重和均衡，以及在PCIe 等協(xié)議上應(yīng)用硬核知識產(chǎn)權(quán)(IP) 等。

?? 工藝技術(shù)和40-nm 的優(yōu)勢和以前的65-nm 節(jié)點以及最近的45-nm 節(jié)點相比， 40-nm 工藝有很大的優(yōu)勢。最顯著的一點是更高的集成度，半導(dǎo)體生產(chǎn)商可以在更小的管芯中集成更多的功能，生產(chǎn)出密度更高的器件。
???? 40-nm 工藝還進(jìn)一步提高了性能。40 nm 最小的晶體管邏輯門長度比65 nm 邏輯門長度短38.5%，比45-nm 工藝的邏輯門長度短11%。40 nm 的阻抗進(jìn)一步降低，從而提高了驅(qū)動能力，實現(xiàn)了性能更好的晶體管。應(yīng)變硅技術(shù)使電子和空穴的移動能力提高了30%，晶體管性能提高了近40%。
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?? 雖然密度和性能的提高非常顯著，但是，當(dāng)今系統(tǒng)開發(fā)人員在設(shè)計中需要著重考慮的是功耗問題。40-nm節(jié)點在功耗上也有一定的優(yōu)勢，更小的工藝尺寸減小了導(dǎo)致動態(tài)功耗的雜散電容。特別是，臺積電(TSMC)的40-nm 工藝技術(shù)要比其45-nm 工藝技術(shù)的有功功耗低15%。(2)
??? 但是，工藝尺寸的降低卻增大了待機(jī)功耗。Altera 使用多種方法來降低靜態(tài)功耗，包括多閾值晶體管、長度不同的晶體管溝道、三重氧化等，并且在對性能要求不高的PLD 上綜合考慮性能和功耗，例如配置邏輯等。
可編程功耗技術(shù)和性能
除了常用的電路設(shè)計方法， Altera 還引入了65-nm Stratix? III FPGA 的可編程功耗技術(shù)(3) 來降低靜態(tài)功耗。可編程功耗技術(shù)使靜態(tài)功耗降低了70%，在設(shè)計中以最低的功耗實現(xiàn)最好的性能。這一創(chuàng)新技術(shù)利用了這一事實——在典型設(shè)計中，全部邏輯中只有很少一部分用在關(guān)鍵時序通道上?；鶞?zhǔn)測試表明，時序余度很小的高性能邏輯和時序余度較大的慢速邏輯比平均為30:70。
??? 在任何設(shè)計中， Altera 的Quartus? II 開發(fā)軟件自動確定設(shè)計中每一通道的松弛余度。這樣，通過調(diào)整晶體管的反向偏置電壓，將每一邏輯模塊、存儲器和DSP 模塊的晶體管自動設(shè)置為合適的模式——高性能或者低功耗：
■ 在低功耗模式中， Quartus II 軟件減小反向偏置電壓，使晶體管很難接通。這樣，減小了時序不重要電路中的亞閾值泄漏電流，以及無用的靜態(tài)功耗( 圖2 中的藍(lán)色部分)。
■ 在高性能模式中， Quartus II 軟件增大反向偏置電壓，時序關(guān)鍵通路上的晶體管更容易接通，以滿足設(shè)計中規(guī)定的時序約束要求，實現(xiàn)最佳性能( 圖2 中的黃色部分)。
圖2. Quartus II 軟件降低了功耗，提高了性能

邏輯架構(gòu)和通用I/O
?? Altera 的40-nm 器件架構(gòu)使用了包括自適應(yīng)邏輯模塊(ALM)、TriMatrix 片內(nèi)存儲器模塊和DSP模塊的通用內(nèi)核邏輯體系結(jié)構(gòu)。ALM 含有一個可配置8 輸入分段式查找表(LUT)、兩個嵌入式加法器和兩個寄存器，并采用了MultiTrack 互聯(lián)結(jié)構(gòu)進(jìn)行布線，以支持高速邏輯、算法和寄存器功能，器件利用率非常高。
?? TriMatrix 片內(nèi)存儲器提供三種不同的存儲器模塊容量，大大提高了效率和靈活性，如圖3 所示。
Power
High speed
Low power
Threshold voltage
Source
Substrate
Drain
Channel
Gnd
Gate
High Speed Logic Low Power Logic
High-speed logic Low-power logic
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圖3. TriMatrix 存儲器結(jié)構(gòu)

圖4 中的DSP 模塊是高性能芯片體系結(jié)構(gòu)，其強(qiáng)大的可編程能力可以在多種應(yīng)用中實現(xiàn)最佳處理功能。每一模塊含有8 個18x18 乘法器，以及寄存器、加法器、減法器、累加器和求和單元，這些都是典型DSP 算法中常用的功能。DSP 模塊支持可變位寬和各種取整飽和模式，有效地滿足了應(yīng)用需求。

圖4. DSP 模塊體系結(jié)構(gòu)
通用PLLAltera 的通用鎖相環(huán)(PLL) 包括閉環(huán)頻率控制系統(tǒng)，該系統(tǒng)基于輸入時鐘信號和受控振蕩器反饋時鐘信號之間的相位差。圖5 顯示了PLL 中主要組件的簡要結(jié)構(gòu)。
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圖5. PLL 結(jié)構(gòu)圖

這些PLL 的模擬特性使其具有非常低的抖動，能夠?qū)崿F(xiàn)可靠的時鐘方案。很多可配置時鐘輸出能夠非常靈活的實現(xiàn)系統(tǒng)時鐘，為存儲器接口和I/O 接口輸出時鐘。
最佳通用I/O 和外部存儲器接口
如圖6 所示， I/O 結(jié)構(gòu)的關(guān)鍵構(gòu)建模塊包括：
■ 單端I/O 支持，提供可編程擺率和驅(qū)動能力，可變延遲鏈補(bǔ)償電路板走線，以及串行和并行動態(tài)片內(nèi)匹
配(OCT)。
■ 支持差分片內(nèi)匹配的高性能LVDS 傳輸和接收差分信號
■ 為多通道LVDS 接口提供的硬核動態(tài)相位對齊(DPA) 模塊，避免了時鐘至通道和通道至通道偏移，以及
時鐘轉(zhuǎn)發(fā)功能，實現(xiàn)軟核時鐘數(shù)據(jù)恢復(fù)(CDR)。

圖6. DPA 結(jié)構(gòu)圖
Altera 的I/O 引腳支持已有以及新興的外部存儲器標(biāo)準(zhǔn)，例如，DDR、DDR2、DDR3、QDRII、QDRII+ 和RLDRAMII 等。它們包括自校準(zhǔn)數(shù)據(jù)通路，對自己不斷進(jìn)行動態(tài)調(diào)整，在工藝、電壓和溫度變化時，提供最可靠的工作頻率。其他電路包括對齊和同步、通道去偏移、讀/ 寫調(diào)平，以及時鐘域交叉功能等。

高速串行收發(fā)器
Altera的高速收發(fā)器模塊在物理介質(zhì)附加(PMA)和物理編碼子層(PCS)使用通用體系結(jié)構(gòu)(圖7所示)。 根據(jù)設(shè)計人員的不同要求，可以旁路PCS 中的模塊。
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圖7. PMA 和PCS 結(jié)構(gòu)圖

PMA 功能可以用在模擬電路中，包括：
■ CDR
■ SERDES
■ 可編程預(yù)加重和均衡
■ I/O 緩沖，支持動態(tài)可控設(shè)置( 輸出差分電壓和差分OCT)。
PCS 提供數(shù)字功能以適應(yīng)背板、芯片至芯片和芯片至模塊應(yīng)用的多種關(guān)鍵協(xié)議。這些數(shù)字模塊為增強(qiáng)對協(xié)議的支持而進(jìn)行了優(yōu)化，減少了實現(xiàn)物理層協(xié)議所需要的器件資源，同時降低了功耗。與特定的IP 和參考設(shè)計相結(jié)合，這些模塊能夠提供完整的協(xié)議解決方案，縮短了設(shè)計周期，降低了風(fēng)險。PCS 功能的例子包括8b/10b 編碼器/ 解碼器、相位補(bǔ)償FIFO 緩沖、字對齊器和速率匹配器，在收發(fā)器模塊中提供對協(xié)議的支持。
此外，還提供專用狀態(tài)機(jī)，支持PCIe、GbE 和XAUI 協(xié)議。
時鐘數(shù)據(jù)恢復(fù)
如圖8 所示， Altera 的高速CDR 電路使用混合體系結(jié)構(gòu)，支持兩種工作模式，進(jìn)一步發(fā)展了傳統(tǒng)的數(shù)據(jù)驅(qū)動體系結(jié)構(gòu)?？梢宰詣踊蛘呤謩釉O(shè)置這兩種模式——鎖定至數(shù)據(jù)和鎖定至參考。采用參考時鐘作為輸入，將CDR 單元中的模擬PLL 鎖定到需要的頻率上。然后，電路從參考時鐘輸入切換到數(shù)據(jù)信號， CDR 和數(shù)據(jù)信號實現(xiàn)相位鎖定，從而恢復(fù)數(shù)據(jù)中的時鐘。這種體系結(jié)構(gòu)的關(guān)鍵優(yōu)勢在于縮短了鎖定時間，降低了功耗，能夠承受較大的抖動。結(jié)果， Altera 的收發(fā)器在驅(qū)動背板時，具有最低的抖動和最好的BER 性能，BER 達(dá)到10E–12 以上，而且協(xié)議兼容性非常好。

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圖8. CDR 體系結(jié)構(gòu)

時鐘產(chǎn)生和PLL 技術(shù)
?? 時鐘產(chǎn)生是高速收發(fā)器的一項重要功能。時鐘抖動會影響發(fā)射器和接收器的性能，從而影響高速鏈路的BER 性能。PLL 的關(guān)鍵組成是振蕩器，它是抖動的主要來源。理想情況下，高速壓控振蕩器(VCO) 提供較寬的調(diào)諧范圍，較高的頻率(GHz)，較低的噪聲和功耗，體積很小，集成度較高。
?? Altera 的高速收發(fā)器支持兩類振蕩器，環(huán)行振蕩器(RO) 和LC諧振振蕩器(LC諧振腔)。RO的集成度較高，功耗也比較低，管芯面積較小，在較寬的調(diào)諧范圍內(nèi)都具有優(yōu)異的抖動性能，每一接收通道都有獨立的RO，工作范圍在600 Mbps 至10.3 Gbps。然而，隨著頻率的提高，相位噪聲和抖動性能出現(xiàn)劣化，當(dāng)高頻時需要優(yōu)異的相位噪聲和抖動性能時， LC 諧振振蕩器則顯示出很大的優(yōu)勢。LC 諧振振蕩器的缺點是其電感和可變電容( 變?nèi)?，這些都是體積較大的元件。
■ 發(fā)送通道RO
● 在較寬的頻率范圍內(nèi)具有優(yōu)異的抖動性能
● 600 Mbps 至10.3 Gbps 的數(shù)據(jù)工作范圍
■ 發(fā)送通道LC 諧振振蕩器
● 技術(shù)實現(xiàn)了較好的抖動性能，較窄的工作范圍。
● 4.9–6.375 Gbps LC 諧振振蕩器，適用于PCIe/CEI-6。
● 9.9–11.3 Gbps LC 諧振振蕩器 ，適用于XLAUI/CAUI/CEI-11G。
預(yù)加重和均衡
???? 所有傳輸介質(zhì)普遍存在的一個問題是由頻率引起的損耗，特別是趨膚效應(yīng)和電介質(zhì)損耗導(dǎo)致的印刷電路板(PCB) 設(shè)計損耗。這種損耗導(dǎo)致高頻分量的衰減更大，從而降低了遠(yuǎn)端信號的接收能力，縮短了驅(qū)動長度，增大了BER。預(yù)加重和均衡用在Altera 的高速收發(fā)器中，以克服傳輸損耗，驅(qū)動帶有兩個連接器的40"
FR-4 背板。
??? 在數(shù)據(jù)信號發(fā)送至通道之前，高速收發(fā)器的發(fā)射器采用預(yù)加重技術(shù)放大數(shù)據(jù)信號的高頻分量。由于所生成數(shù)據(jù)信號的前面和后續(xù)數(shù)據(jù)位在發(fā)射器中是確定的，因此，預(yù)加重方法應(yīng)用在相對于主脈沖的不同數(shù)據(jù)位上。Altera 的預(yù)加重方案使用預(yù)抽頭，其后是主脈沖和兩個后抽頭。
??? 在接收器開始進(jìn)行均衡，當(dāng)數(shù)據(jù)進(jìn)入接收器時，均衡起到了高通濾波器的功能，成功地重建信號。Altera的高速收發(fā)器支持各種均衡方案(4)：
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■ 連續(xù)時間線性均衡(CTLE)
■ 自適應(yīng)散射補(bǔ)償引擎(ADCE)(5)
■ 判定反饋均衡(DFE)
由于不同的數(shù)據(jù)速率和背板特性，因此，很難從數(shù)千種設(shè)置中選擇最佳均衡設(shè)置。使用收發(fā)器HSPICE 模型和背板S 參數(shù)特性進(jìn)行仿真可以簡化這一過程。但是，某些應(yīng)用在工作中需要插拔系統(tǒng)卡，當(dāng)條件變化時，不得不迅速更新均衡設(shè)置。利用即插即用信號完整性功能， Altera 引入了ADCE，熱插拔收發(fā)器支持在40" FR-4 背板上2.5 Gbps 至6.5 Gbps 的數(shù)據(jù)傳輸。
面向PCI Express 的硬核IP
??? PCIe 的廣泛應(yīng)用推動了集成PCIe 功能的發(fā)展，在實際中它作為預(yù)驗證和符合標(biāo)準(zhǔn)的硬核IP 模塊來實現(xiàn)。
???? PCIe 的重要優(yōu)勢是能夠大大節(jié)省資源( 最大40K LE)，降低功耗，其編譯時間更短，從而縮短了設(shè)計周期。
如圖9 所示，硬核IP 模塊嵌入在PCIe 協(xié)議棧的所有層中，包括收發(fā)器模塊、物理層、數(shù)據(jù)鏈路層和協(xié)議層。PCIe 硬核IP 模塊符合以下PCI-SIG 規(guī)范：
■ PCIe 基本規(guī)范， Rev 1.1 (2.5 Gbps)
■ PCIe 基本規(guī)范， Rev 2.0 (2.5 和5.0 Gbps)

圖9. PCIe 硬核IP 結(jié)構(gòu)
注釋：
(1) LMI：本地管理接口
(2) DPRIO：動態(tài)部分可重新配置輸入/ 輸出
Altera 的收發(fā)器系列器件
新器件的發(fā)展符合摩爾定律——密度每兩年加倍，開發(fā)新器件需要不同的方法，由于開發(fā)成本隨之增加，應(yīng)盡量采用相關(guān)的技術(shù)。在開發(fā)全系列收發(fā)器FPGA 和ASIC 時， Altera 采用了以下方法：
■ 重新使用已有工藝所采用的技術(shù)
■ 通過技術(shù)進(jìn)步，發(fā)揮每一新工藝節(jié)點的優(yōu)勢來逐步改進(jìn)。
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■ 使用通用體系結(jié)構(gòu)，綜合考慮不同的性能、功耗和成本要求，優(yōu)化構(gòu)建模塊。
■ 進(jìn)行革命性的創(chuàng)新，以滿足重新使用已有技術(shù)所不能解決的需求。
系列產(chǎn)品組成
基于TSMC 的40-nm 工藝， Altera 采用了相同的成熟收發(fā)器體系結(jié)構(gòu)來開發(fā)每一帶有收發(fā)器的FPGA 和ASIC，這種結(jié)構(gòu)非常適合寬帶串行接口應(yīng)用。在每個器件中，集成收發(fā)器模塊針對目標(biāo)應(yīng)用進(jìn)行了優(yōu)化。
Arria II GX FPGA
Arria? II GX FPGA 滿足了對成本和功耗敏感的應(yīng)用，在低密度和中密度范圍內(nèi)提供豐富的特性。最大收發(fā)器數(shù)據(jù)速率是3.75 Gbps，滿足了GPON、IP DSLAM、遠(yuǎn)程射頻前端、廣播和橋接等中等性能應(yīng)用領(lǐng)域?qū)Ω咚賲f(xié)議和寬帶的需求。收發(fā)器和I/O 經(jīng)過優(yōu)化，綜合考慮特性和性能，具有較高的性價比。雖然Arria IIGX FPGA 的固定功耗模式不具有可編程功耗技術(shù)的靈活性，但是，它大大降低了靜態(tài)功耗。Arria II GXFPGA 采用可編程預(yù)加重和均衡技術(shù)，適合背板應(yīng)用，并且具有優(yōu)異的信號完整性。由于只有速率較高的背板應(yīng)用才需要ADCE 和DFE 等功能，為降低成本和功耗，該器件不支持這類功能。
Stratix IV GX FPGA
Stratix IV GX FPGA 提供最大的密度，最好的性能以及最低的功耗，收發(fā)器速率高達(dá)8.5 Gbps， 48 個收發(fā)器提高了帶寬，其豐富的功能可支持背板應(yīng)用和高速協(xié)議。關(guān)鍵應(yīng)用包括對性能要求較高的無線基站、40G/100G 應(yīng)用、高端路由器和橋接應(yīng)用。其優(yōu)異的信號完整性保證了與PCIe Gen2 和CEI-6 等嚴(yán)格協(xié)議的兼容性。可編程功耗技術(shù)提高了設(shè)計中關(guān)鍵時序通路的性能，同時優(yōu)化了性能較低部分的功耗。

HardCopy IV GX ASIC
HardCopy? IV GX ASIC 滿足了對成本和功耗敏感的大批量應(yīng)用需求。其性能與用作原型開發(fā)器件的StratixIV GX FPGA 相當(dāng)。這種獨特的設(shè)計方法基于采用了Quartus II 開發(fā)軟件的統(tǒng)一工具包， 實現(xiàn)了風(fēng)險最低的ASIC，并且集成了6.5-Gbps 收發(fā)器。
Stratix IV GT FPGA
Stratix IV GX FPGA 滿足了40G/100G 應(yīng)用需求，是需要10G 收發(fā)器功能的最佳解決方案。Stratix IV GTFPGA 具有Stratix IV GX FPGA 的密度、特性和性能優(yōu)勢，同時集成了11.3-Gbps 收發(fā)器。這樣，可以實現(xiàn)MAC/ 成幀器、數(shù)據(jù)包處理和流量管理功能的最佳系統(tǒng)集成，并且具有可編程架構(gòu)的產(chǎn)品及時面市優(yōu)勢。需要很大帶寬的橋接應(yīng)用也能夠受益于這些器件。Stratix IV GT 器件可以直接連接至光模塊，從而總體上實現(xiàn)了最低的系統(tǒng)成本和系統(tǒng)功能，大大降低了電路板復(fù)雜度。
通用IP 系列產(chǎn)品和開發(fā)環(huán)境
所有Altera 定制邏輯器件都具有效能優(yōu)勢，包括統(tǒng)一全面的設(shè)計軟件，一組通用IP 內(nèi)核，并提供各種參考設(shè)計和設(shè)計實例。
系列產(chǎn)品規(guī)范
本節(jié)對比收發(fā)器系列產(chǎn)品的關(guān)鍵標(biāo)準(zhǔn)技術(shù)規(guī)范，表2 突出介紹了通用體系結(jié)構(gòu)組成。所有器件均支持全部
專用組成功能。
表2. Altera 器件的體系結(jié)構(gòu)組成
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注釋：
(1) 每LE 的ASIC 邏輯門數(shù)量以12 個進(jìn)行計算；每個18x18 乘法器5000 個邏輯門。
(2) 采用HCell 進(jìn)行構(gòu)建。
(3) 全雙工對，包括接收和發(fā)送。
表3 在功耗和性能上對比了系列器件。

注釋：
(1) 低功耗(LP)/ 高性能(HP)
(2) 支持-2 內(nèi)核和-3 I/O 速率等級。支持PCIe Gen1 和Gen2 x8。
(3) 未定的特性
M144K 0 16–64 16–64 22–64
M9K 87–950 462–1,280 462–1,280 936–1,280
MLAB 存儲器0.2M–3.2M 0.8M–6.5M 0–1.625M (2) 2.8M–6.4M
DSP 模塊56–736 384–1288 0–1,288 (2) 832–1,288
模擬PLL 4–6 3–12 2–8 8–12
I/O 150–610 368–904 368–736 636–754
真LVDS (3) 32–144 28–98 28–88 44
仿真LVDS TBD 128–256 128–256 192–256
收發(fā)器4–16 8–48 8–36 36–48
抗SEU 是是是是
設(shè)計安全性是是硬線連接是
表3. Altera 器件功耗和性能
功耗和性能Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
可編程功耗技術(shù)(1) 僅LP LP/HP 不需要LP/HP
性能
速率等級-4, -5, -6 -2/-2x (2), -3, -4 N/A -1, -2, -3
時鐘500 MHz 600 MHz 600 MHz 600 MHz
DSP 350 MHz 550 MHz 495 MHz 550 MHz
內(nèi)部存儲器390 MHz 550 MHz 500 MHz 550 MHz
LVDS
I/O 1 Gbps 1.6 Gbps 1.25 Gbps 1.6 Gbps
DPA 是是是是
存儲器
DDR 200 MHz 200 MHz 200 MHz 200 MHz
DDR2 300 MHz 400 MHz 400 MHz 400 MHz
DDR3 300 MHz 533 MHz 533 MHz (3) 533 MHz
QDRII 250 MHz 350 MHz 350 MHz 350 MHz
QDRII+ TBD 350 MHz 350 MHz 350 MHz
RLDRAMII TBD 400 MHz 400 MHz 400 MHz
表2. Altera 器件的體系結(jié)構(gòu)組成
組成Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實現(xiàn)創(chuàng)新設(shè)計Altera 公司
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表4 主要介紹了高速收發(fā)器特性和性能。

注釋：
(1) 初步數(shù)據(jù)，有可能會改變。
(2) 0°C - 100°C
表5 列出了每一產(chǎn)品系列支持的協(xié)議和數(shù)據(jù)速率。

表4. Altera 的高速收發(fā)器特性和性能
特性Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT (1)
3G 收發(fā)器4–16 8–48 8–36 36–48
6G 收發(fā)器N/A 8–48 8–36 36–48
8.5G 收發(fā)器N/A 0–32 N/A 24–32
10G 收發(fā)器N/A N/A N/A 12–24
收發(fā)器總數(shù)4–16 8–48 8–36 36–48
最大數(shù)據(jù)速率(Gbps)
商用3.75 8.5 6.5+ 11.3
工業(yè)3.125 6.5 6.5 11.3 (2)
面向PCIe 的硬核IP 1 1–4 2 1 (1)
Gen Gen1 Gen1 和Gen2 Gen1 和Gen2 Gen1 和Gen2
通道寬度x1, x2, x4, x8 x1, x2, x4, x8 x1, x2, x4, x8 x1, x2, x4 (1)
均衡是是是是
預(yù)加重是是是是
ADCE N/A 是是是(1)
DFE N/A 是是是(1)
背板是是是是
最大數(shù)據(jù)速率3.75 Gbps 6.5 Gbps 6.5 Gbps 6.5 Gbps
表5. Altera 的高速協(xié)議和數(shù)據(jù)速率( 每通道Gbps)
協(xié)議Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
3G SDI 2.97 2.97 2.97 2.97
SDI SD/HD 0.27/1.485 0.27/1.485 0.27/1.485 -
ASI 0.27 0.27 0.27 -
基本( 專用) 0.6-3.75 0.6-8.5 0.6–6.5 2.488–11.3(1)
CEI-6G/SR/LR - 4.976–6.375 4.976–6.375 4.976–6.375
CPRI 0.6144, 1.2288, 2.4576,
3.072
0.6144, 1.2288, 2.4576,
3.072
0.6144, 1.2288, 2.4576,
3.072
3.072
10G 以太網(wǎng)(XAUI) 3.125 3.125 3.125 3.125
10G 以太網(wǎng)(XFI, SFI) - - - 10.3125
40G,100G 以太網(wǎng)- - - 10.3125
GbE 1.25 1.25 1.25 1.25( 基于LVDS)
光纖通道- 1.0625, 2.125, 4.25, 8.5 1.0625, 2.125, 4.25 4.25, 8.5, 10.51875(2)
GPON 1.244 上行鏈路，
2.488 下行鏈路
1.244 上行鏈路，
2.488 下行鏈路
1.244 上行鏈路，
2.488 下行鏈路
2.488 下行鏈路
G.709 OTU-2 - - - 10.7
支持FEC 的OTN 10GbE - - - 11.1,11.3
HiGig+ 3.75 3.75 3.75 3.75
HyperTransport 3.0 - 0.4, 2.4, 2.8, 3.2 0.4, 2.4, 2.8, 3.2 2.8, 3.2
Altera 公司 采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實現(xiàn)創(chuàng)新設(shè)計
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注釋：
(1) 10G 基本( 專用)
(2) 10G 光纖通道
(3) 包括SFI-4.2 和SFI-5.1
(4) 10G SONET/SDH OC-192/STM-64
結(jié)論
?? 提高帶寬和數(shù)據(jù)速率需要更多、更快的收發(fā)器。各種標(biāo)準(zhǔn)、優(yōu)異的背板信號完整性和協(xié)議要求推動了數(shù)字器件的收發(fā)器創(chuàng)新發(fā)展。為滿足不同市場和應(yīng)用的各類需求，數(shù)字器件必須在密度和特性上達(dá)到最佳組合，同時滿足性能、功耗和成本目標(biāo)。Altera 的40-nm 收發(fā)器FPGA 和ASIC 技術(shù)創(chuàng)新以及重新使用已有技術(shù)滿足了這些需求，提供了最全面的收發(fā)器定制邏輯系列產(chǎn)品。
?? 采用了相同的成熟收發(fā)器體系結(jié)構(gòu)來開發(fā)Altera 所有的40-nm 收發(fā)器FPGA 和ASIC，這種體系結(jié)構(gòu)適合寬帶串行接口應(yīng)用。在每一器件中，針對目標(biāo)應(yīng)用優(yōu)化了集成收發(fā)器模塊。Arria II GX FPGA 是低功耗、高性價比FPGA 系列，大大簡化了3.75-Gbps 收發(fā)器解決方案的實現(xiàn)。Stratix IV GX FPGA 是高性能器件，具有530K LE 和高級收發(fā)器，提供較大的存儲器帶寬。Stratix IV GT FPGA 是唯一集成了11.3-Gbps 收發(fā)器的FPGA，適合40G 和100G 應(yīng)用。HardCopy IV GX ASIC 是封裝和引腳與Stratix IV GX FPGA 相匹配的ASIC，有助于降低帶有嵌入式收發(fā)器ASIC 設(shè)計的風(fēng)險和總成本。此外，所有Altera 的定制邏輯器件都具有效能優(yōu)勢，包括統(tǒng)一全面的設(shè)計軟件，一組通用知識產(chǎn)權(quán)(IP) 內(nèi)核，并提供各種參考設(shè)計和設(shè)計實例。

表5. Altera 的高速協(xié)議和數(shù)據(jù)速率( 每通道Gbps)

協(xié)議Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
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????? 版權(quán)? 2009 Altera 公司。保留所有版權(quán)。Altera、可編程解決方案公司、程式化Altera 標(biāo)識、專用器件名稱和所有其他專有商標(biāo)或者服務(wù)標(biāo)記，除非特別聲明，均為Altera 公司在美國和其他國家的商標(biāo)和服務(wù)標(biāo)記。所有其他產(chǎn)品或者服務(wù)名稱的所有權(quán)屬于其各自持有人。Altera 產(chǎn)品受美國和其他國家多種專利、未決應(yīng)用、掩模著作權(quán)和版權(quán)的保護(hù)。Altera 保證當(dāng)前規(guī)范下的半導(dǎo)體產(chǎn)品性能與Altera 標(biāo)準(zhǔn)質(zhì)保一致，但是保留對產(chǎn)品和服務(wù)在沒有事先通知時的變更權(quán)利。除非與Altera 公司的書面條款完全一致，否則Altera 不承擔(dān)由使用或者應(yīng)用此處所述信息、產(chǎn)品或者服務(wù)導(dǎo)致的責(zé)任。Altera 建議客戶在決定購買產(chǎn)品或者服務(wù)，以及確信任何公開信息之前，閱讀Altera 最新版的器件規(guī)范說明。
101 Innovation Drive
San Jose, CA 95134

詳細(xì)信息
致謝
■ Bernhard Friebe，產(chǎn)品營銷經(jīng)理， Altera 公司。
■ Rishi Chugh，產(chǎn)品營銷經(jīng)理，低成本FPGA， Altera 公司。
■ Kevin Cackovic，戰(zhàn)略營銷高級經(jīng)理，通信業(yè)務(wù)部， Altera 公司。
■ Martin Lee，戰(zhàn)略營銷高級經(jīng)理，通信業(yè)務(wù)部， Altera 公司。
■ Martin Won，技術(shù)組資深成員，產(chǎn)品營銷， Altera 公司。
■ Mike Peng Li，博士，首席設(shè)計師/ 高級工程師，產(chǎn)品工程， Altera 公司。
■ Sergey Shumarayev，工程主管，模擬設(shè)計組， Altera 公司。