基于FPGA的機載合成孔徑雷達數(shù)字信號處理機接口板卡的設(shè)計與

摘要： 介紹基于ＦＰＧＡ芯片實現(xiàn)的機載合成孔徑雷達數(shù)字信號處理機接口板卡。該接口板卡負責將輸入數(shù)據(jù)緩存和信息格式轉(zhuǎn)換，然后打包成處理機需要的數(shù)據(jù)幀發(fā)送到信號處理機，并具有ＰＣＩ接口功能和在線自檢測功能。著重介紹了系統(tǒng)的硬件結(jié)構(gòu)設(shè)計和軟件實現(xiàn)功能，給出了選用的主要芯片的型號。該接口板已應(yīng)用于某合成孔徑雷達數(shù)字信號處理機中，整機使用證明該系統(tǒng)工作穩(wěn)定，實現(xiàn)了設(shè)計中要求的功能。

關(guān)鍵詞： 數(shù)據(jù)接口 LINK口 現(xiàn)場可編程門陣列 PCI接口

機載合成孔徑雷達（Ｓｙｎｔｈｅｔｉｃ Ａｐｅｒｔｕｒｅ Ｒａｄａｒ，簡稱ＳＡＲ）是以“合成孔徑”原理和脈沖壓縮技術(shù)為理論基礎(chǔ)，以高速數(shù)字處理和精確運動補償為前提條件的高分辨率成像雷達。對于機載合成孔徑雷達成像處理來講，僅有目標的原始回波數(shù)據(jù)是不夠的，還必須獲得雷達和載機的參數(shù)。另外，為了滿足信號處理機實時處理的要求，要求輸入到處理機的各種數(shù)據(jù)符合處理機成像處理的數(shù)據(jù)格式。這樣，處理機在獲得數(shù)據(jù)幀后就可以直接進行成像處理而不必再有格式轉(zhuǎn)換的開銷。但是? 目標的原始回波數(shù)據(jù)與雷達和載機的參數(shù)數(shù)據(jù)來自兩個不同的設(shè)備?它們的數(shù)據(jù)格式和時序都是由各自的設(shè)備確定的，因此信號處理機便面臨著與外圍設(shè)備接口的問題。

１ 系統(tǒng)功能

在本機載合成孔徑雷達系統(tǒng)中，進出接口板卡的數(shù)據(jù)流包括數(shù)據(jù)采集設(shè)備輸入的原始回波數(shù)據(jù)、監(jiān)控設(shè)備輸入的雷達和載機的參數(shù)數(shù)據(jù)以及輸出到處理機的成像處理數(shù)據(jù)。它們有如下特點：①輸入數(shù)據(jù)流的速度和時序不匹配。數(shù)據(jù)采集設(shè)備和監(jiān)控設(shè)備是兩個異步的系統(tǒng)，它們都有自己的定時控制電路，以自己的速度傳輸數(shù)據(jù)。②輸入輸出數(shù)據(jù)流的信息格式不匹配。數(shù)據(jù)采集設(shè)備輸入的原始回波數(shù)據(jù)和監(jiān)控設(shè)備輸入的雷達和載機的參數(shù)數(shù)據(jù)采用ＦＰＤＰ協(xié)議傳輸，接口板卡輸出到處理機的數(shù)據(jù)采用Ｌｉｎｋ口傳輸協(xié)議進行傳輸。

考慮到進出接口板卡數(shù)據(jù)流的特點和雷達系統(tǒng)對接口板卡的控制要求，接口板卡要具有如下功能：

（１）設(shè)置數(shù)據(jù)的緩沖、存儲邏輯，以適應(yīng)不同設(shè)備之間的速度差異和時序差異；

（２）進行信息格式轉(zhuǎn)換，將目標的原始回波數(shù)據(jù)與雷達和載機的參數(shù)數(shù)據(jù)打包，插入相應(yīng)的幀信息形成處理機要求的數(shù)據(jù)幀，并控制數(shù)據(jù)流的走向；

（３）實現(xiàn)ＰＣＩ接口，能夠產(chǎn)生ＰＣＩ中斷；

（４）具有在線自檢測功能。

２ 系統(tǒng)硬件結(jié)構(gòu)設(shè)計

為了簡化系統(tǒng)硬件設(shè)計，增加系統(tǒng)的靈活性，采用ＦＰＧＡ芯片實現(xiàn)系統(tǒng)要求的數(shù)據(jù)格式轉(zhuǎn)換、打包、分發(fā)和邏輯控制功能。數(shù)據(jù)緩存采用硬件ＦＩＦＯ和軟件雙口ＲＡＭ。ＰＣＩ接口采用專用接口芯片實現(xiàn)。硬件ＦＩＦＯ和軟件雙口ＲＡＭ的寫時鐘分別由各自的ＦＰＤＰ接口提供，其它時鐘由接口板上的晶振提供。系統(tǒng)的硬件結(jié)構(gòu)框圖如圖１所示。

２．１ 輸入數(shù)據(jù)流的緩存方案

為了適應(yīng)處理機與數(shù)據(jù)采集設(shè)備和監(jiān)控設(shè)備之間的速度差異，解決速度不匹配問題，需要將輸入的數(shù)據(jù)先進行緩存。數(shù)據(jù)采集設(shè)備送入的原始回波數(shù)據(jù)每幀的數(shù)據(jù)量比較大，接口板卡上設(shè)計了硬件ＦＩＦＯ作為原始回波數(shù)據(jù)的緩存器，ＦＩＦＯ的讀寫使能由ＦＰＧＡ編程控制，寫時鐘由ＦＰＤＰ接口提供，讀時鐘由接口板卡上的晶振提供。數(shù)據(jù)采集設(shè)備和監(jiān)控設(shè)備是兩個異步的系統(tǒng)，雷達參數(shù)數(shù)據(jù)流和原始回波數(shù)據(jù)流之間沒有同步關(guān)系，一幀雷達參數(shù)數(shù)據(jù)對應(yīng)幾幀原始回波數(shù)據(jù)，因此設(shè)計中用雙口ＲＡＭ作為雷達參數(shù)數(shù)據(jù)的緩存器。另外，每幀雷達參數(shù)的數(shù)據(jù)量比較小，本設(shè)計在ＦＰＧＡ內(nèi)利用參數(shù)化的模塊庫（Ｌｉｂｒａｒｙ ｏｆ Ｐａｒａｍｅｔｅｒｉｚｅｄ Ｍｏｄｕｌｅｓ，簡稱ＬＰＭ）中的ｌｐｍ＿ｒａｍ＿ｄｐ編程實現(xiàn)雙口ＲＡＭ，簡化了硬件設(shè)計。

２．２ ＰＣＩ接口設(shè)計?

實現(xiàn)ＰＣＩ接口的方案一般有兩種：采用可編程邏輯器件和采用專用總線接口器件。采用可編程邏輯器件實現(xiàn)ＰＣＩ接口的最大好處是比較靈活，缺點是設(shè)計難度較高，開發(fā)周期較長。采用專用接口器件實現(xiàn)雖然沒有采用可編程邏輯器件實現(xiàn)那么靈活，但能夠有效地降低接口設(shè)計的難度，縮短開發(fā)時間。本系統(tǒng)采用專用接口器件ＰＣＩ９０５２實現(xiàn)接口板卡的ＰＣＩ接口。

接口板卡的硬件資源為映射到ＦＰＧＡ內(nèi)部寄存器的Ｉ／Ｏ映射空間和一個中斷源。ＰＣＩ９０５２提供５個局部地址空間，選用Ｓｐａｃｅ０作為接口板的地址空間，分配１６個８位地址。同時設(shè)置相應(yīng)的初始化，ＰＣＩ配置寄存器中的ＰＣＩＢＡＲ２設(shè)置為０ＸＦＦＦＦＦＦＦ０，向系統(tǒng)請求分配內(nèi)存的數(shù)量為１６。設(shè)置局部地址空間的范圍為０Ｘ０１００００００～０Ｘ０１００００１０。ＰＣＩ９０５２提供兩個局部中斷源，選用ＬＩＮＴｉ１。ＦＰＧＡ提供電平觸發(fā)中斷信號，因此ＰＣＩ９０５２的中斷觸發(fā)模式設(shè)置為電平觸發(fā)。利用ＰＣＩ９０５２的局部設(shè)備片選信號ＣＳ０＃作為ＦＰＧＡ的片選信號。ＣＳ０＃片選信號的起始地址和地址范圍由ＣＳ０ Ｂａｓｅ Ａｄｄｒｅｓｓ寄存器的設(shè)置值０ｘ０１００００１１決定，即起始地址為１００００００ｈ，地址范圍為２０ｈ。ＰＣＩ９０５２寄存器的初始值由串行ＥＥＰＲＯＭ提供，在ＰＣＩ９０５２加電后讀取。ＥＥＰＲＯＭ必須采用支持連讀功能的芯片，本設(shè)計中采用ＦａｉｒＣｈｉｌｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ公司的９３ＣＳ４６Ｎ。

２．３ ＦＰＧＡ的配置設(shè)計?

本設(shè)計為ＦＰＧＡ提供了兩種配置方式：主動串行配置和被動串行配置。

主動串行配置由ＥＰＣ２向ＦＰＧＡ器件輸入串行位流的配置數(shù)據(jù)。在該配置方式下，一直由ＦＰＧＡ控制著配置過程。在加電過程中，ＦＰＧＡ檢測到ｎＣＯＮＦＩＧ由低到高的跳變時，就開始準備配置。ＦＰＧＡ將ＣＯＮＦ＿ＤＯＮＥ拉低，驅(qū)動ＥＰＣ２的ｎＣＳ為低，而ｎＳＴＡＴＵＳ引腳釋放并由上拉電阻拉至高電平使能ＥＰＣ２。此后，ＥＰＣ２就用其內(nèi)部振蕩器的時鐘將數(shù)據(jù)串行地從ＥＰＣ２?ＤＡＴＡ?輸送到ＦＰＧＡ?ＤＡＴＡ０?。當配置完成后，ＦＰＧＡ釋放ＣＯＮＦ＿ＤＯＮＥ，將ＥＰＣ２與系統(tǒng)隔離。

被動串行配置由編程硬件通過ＢｙｔｅＢｌａｓｔｅｒ配置。ＢｙｔｅＢｌａｓｔｅｒ產(chǎn)生一個由低到高的跳變送到ｎＣＯＮＦＩＧ引腳，然后由編程硬件將配置數(shù)據(jù)送到ＤＡＴＡ０引腳，該數(shù)據(jù)鎖存至ＣＯＮＦ＿ＤＯＮＥ變?yōu)楦唠娖綖橹埂．敚茫希危疲撸模希危抛兂筛唠娖綍r，用ＤＣＬＫ的１０個周期初始化ＦＰＧＡ，器件的初始化由下載電纜自動執(zhí)行。

為了兩種配置方式共存，設(shè)計中用撥碼開關(guān)將ＥＰＣ２與ＦＰＧＡ和ＢｙｔｅＢｌａｓｔｅｒ的下載電纜插座隔離。當用被動串行方式配置時，撥碼開關(guān)斷開，由上位機通過ＢｙｔｅＢｌａｓｔｅｒ下載電纜加載ＦＰＧＡ。當用主動串行方式配置時，撥碼開關(guān)接通，由ＥＰＣ２加載ＦＰＧＡ。電路圖如圖２所示。

２．４ 在線自檢測功能

板卡設(shè)計時還應(yīng)考慮便于日常調(diào)試維護及故障檢測定位。板卡在硬件上針對各電源信號和關(guān)鍵的狀態(tài)信號設(shè)計了信號燈，一旦發(fā)現(xiàn)有誤，便可給出信號觸發(fā)該電路板上的信號燈告警，定位系統(tǒng)故障。另外在電路設(shè)計時應(yīng)留出測試孔，以增加電路的可測性。

３ 系統(tǒng)的軟件設(shè)計

系統(tǒng)上電后， ＰＣＩ上電復(fù)位，ＦＩＦＯ清零。上位機向相應(yīng)寄存器寫入初始值，完成寄存器設(shè)置。當系統(tǒng)啟動信號有效時，接口板開始接收數(shù)據(jù)，進行數(shù)據(jù)打包和分發(fā)，直到上位機向接口板卡寫停止命令為止。圖３給出了系統(tǒng)工作流程圖。

３．１ 數(shù)據(jù)的打包和流向控制

雷達參數(shù)數(shù)據(jù)和原始回波數(shù)據(jù)的數(shù)據(jù)源是異步的，不能保證兩者確切的對應(yīng)關(guān)系，接口板卡利用對緩存原始回波數(shù)據(jù)ＦＩＦＯ和緩存雷達參數(shù)數(shù)據(jù)雙口ＲＡＭ的讀寫控制，調(diào)整雷達參數(shù)數(shù)據(jù)和原始回波數(shù)據(jù)對應(yīng)關(guān)系，將兩種數(shù)據(jù)源按處理機要求的輸入數(shù)據(jù)格式組成正確的數(shù)據(jù)幀。雷達參數(shù)數(shù)據(jù)和原始回波數(shù)據(jù)打包后的數(shù)據(jù)幀格式如下：

在程序中，設(shè)計了雷達參數(shù)發(fā)送控制計數(shù)器Ｐａｒａ＿ｃｏｕｎｔｅｒ和回波數(shù)據(jù)發(fā)送控制計數(shù)器Ｄａｔａ＿ｃｏｕｎｔｅｒ。系統(tǒng)工作后，每次檢測到原始回波數(shù)據(jù)流的數(shù)據(jù)有效信號ｄａｔａ＿ｖａｌｉｄ的上升沿（標記收到完整的一幀回波數(shù)據(jù)）時，啟動雷達參數(shù)發(fā)送控制計數(shù)器開始計數(shù)，當計數(shù)到設(shè)定的值（本設(shè)計中為２５）時停止計數(shù)并啟動回波數(shù)據(jù)發(fā)送控制計數(shù)器開始計數(shù)，計數(shù)到設(shè)定的值（本設(shè)計中為５０００）時停止計數(shù)。當檢測到原始回波數(shù)據(jù)流的數(shù)據(jù)有效信號ｄａｔａ＿ｖａｌｉｄ的下降沿（標記開始接收新的一幀回波數(shù)據(jù)）時，兩個計數(shù)器都清零。根據(jù)計數(shù)器的計數(shù)值產(chǎn)生Ｌｉｎｋ口選擇信號?確定數(shù)據(jù)的流向。圖４給出了數(shù)據(jù)流向的示意圖。圖５給出了基于ＭＡＸＰＬＵＳⅡ１０．０的仿真結(jié)果，仿真顯示正確地實現(xiàn)了數(shù)據(jù)打包和流向控制。

圖3 系統(tǒng)工作流程圖

３．２ Ｌｉｎｋ口傳輸協(xié)議的實現(xiàn)

Ｌｉｎｋ口的數(shù)據(jù)傳輸是在同步時鐘線（ＬｘＣＬＫ）與應(yīng)答線（ＬｘＡＣＫ）相互握手的情況下同步傳輸?shù)摹Ｒ粋€傳輸字為３２ｂｉｔ，Ｌｉｎｋ口以４ｂｉｔ為單位進行傳輸。在ＬｘＣＬＫ上升沿，發(fā)送端會發(fā)送一個新的４ｂｉｔ數(shù)據(jù)，在ＬｘＣＬＫ的下降沿，接收方鎖存數(shù)據(jù)線上的數(shù)據(jù)。８個４ｂｉｔ數(shù)據(jù)發(fā)送完畢后，如果接收方準備好接收下一個字，則將ＬｘＡＣＫ置１。發(fā)送方在每次發(fā)送新字的第一個４ｂｉｔ時對ＬｘＡＣＫ采樣，如果ＬｘＡＣＫ為０，表明接收方?jīng)]有準備好，則發(fā)送方保持ＬｘＣＬＫ為高電平，且數(shù)據(jù)線上保持當前的４ｂｉｔ數(shù)據(jù)，直到接收方將ＬｘＡＣＫ置１，發(fā)送方才將 ＬｘＣＬＫ下拉，并繼續(xù)發(fā)送新的數(shù)據(jù)。當發(fā)送方緩存為空時，表明沒有數(shù)據(jù)需要發(fā)送，則ＬｘＣＬＫ保持為低電平。接口板利用ＶＨＤＬ語言實現(xiàn)了Ｌｉｎｋ口傳輸協(xié)議。下面給出了關(guān)鍵的程序片斷：

ＣｈａｎｇｅＳｔａｔｅＭｏｄｅ?ｐｒｏｃｅｓｓ?ＮｉｂｌｅＣｏｕｎｔ?ｅｍｐｔｙ?ＬｘＡＣＫ?ＰｒｅｓｅｎｔＳｔａｔｅ?ｅｍｐｔｙ?

ｂｅｇｉｎ

ｃａｓｅ ＰｒｅｓｅｎｔＳｔａｔｅ ｉｓ

ｗｈｅｎ ＳｅｎｄＡＣＫ ＝＞

ｉｆ ＬｘＡＣＫ＝＇１＇ ａｎｄ ｅｍｐｔｙ＝＇０＇ ｔｈｅｎ

ＮｅｘｔＳｔａｔｅ＜＝Ｓｅｎｄ?

ｅｌｓｅ ＮｅｘｔＳｔａｔｅ＜＝ＳｅｎｄＡＣＫ?

ｅｎｄ ｉｆ?

ｗｈｅｎ Ｓｅｎｄ ＝＞

ｉｆ ＮｉｂｌｅＣｏｕｎｔ／＝ ３ ｏｒ ?ＮｉｂｌｅＣｏｕｎｔ＝３ ａｎｄ ｅｍｐｔｙ＝＇０＇ａｎｄ ＬｘＡｃｋ＝＇１＇? ｔｈｅｎ

ＮｅｘｔＳｔａｔｅ＜＝Ｓｅｎｄ?

ｅｌｓｅ ＮｅｘｔＳｔａｔｅ＜＝ＳｅｎｄＡＣＫ?

ｅｎｄ ｉｆ?

ｅｎｄ ｃａｓｅ?

ｅｎｄ ｐｒｏｃｅｓｓ ｃｈａｎｇｅｓｔａｔｅｍｏｄｅ?

圖5 數(shù)據(jù)轉(zhuǎn)發(fā)仿真時序較

４ 應(yīng)用和結(jié)論

目前該接口板已經(jīng)完成了電路設(shè)計、軟件仿真和制板，并應(yīng)用到某機載合成孔徑雷達數(shù)字信號處理機中。接口板卡位于信號處理機的前端，通過ＣＰＣＩ機箱的前面板接口，采用一塊ＰＭＣ子板實現(xiàn)。系統(tǒng)采用了圖１所示的體系結(jié)構(gòu)，鎖存器選用ＴＩ公司的ＳＮ７４ＬＶＴ１６３７４，時鐘驅(qū)動芯片選用ＩＤＴ公司的ＩＤＴ４９ＦＣＴ３８０５ＡＰＹ，ＦＩＦＯ選用ＩＤＴ公司的ＩＤＴ７２Ｖ３６１１０，ＰＣＩ接口芯片選用ＰＬＸ９０５２，ＦＰＧＡ選用Ａｌｔｅｒａ公司的ＥＰ１Ｋ１００ＦＣ２５６－１。經(jīng)過實驗室階段和外廠試驗，接口板都工作正常，達到了設(shè)計要求。