采用DSP+FPGA線性流水陣列結(jié)構(gòu)實現(xiàn)基帶發(fā)送的方案設(shè)計

引言

隨著Internet的迅猛發(fā)展和各種無線業(yè)務(wù)需求的增加，目前以承載單一話音業(yè)務(wù)為主的無線通信網(wǎng)已經(jīng)越來越不適應(yīng)人們的需要，所以，以大容量、高數(shù)據(jù)率和承載多媒體業(yè)務(wù)為目的的第三代移動通信系統(tǒng)（IMT-2000）成為無線通信的發(fā)展方向。碼分多址（CDMA）技術(shù)憑借其良好的抗噪性、保密性和低功率等優(yōu)點成為第三代移動通信中最主要的多址接入技術(shù)。

和傳統(tǒng)的CDMA系統(tǒng)相比，第三代移動通信的最大特點在于能支持多種速率的業(yè)務(wù)，從話音到分組數(shù)據(jù)到多媒體業(yè)務(wù)，并能根據(jù)具體的業(yè)務(wù)需要，提供必要的帶寬。3GPP協(xié)議規(guī)定WCDMA系統(tǒng)支持的業(yè)務(wù)類型包括：5.15Kbps~12.2Kbps話音數(shù)據(jù)、64Kbps電路數(shù)據(jù)、144Kbps分組數(shù)據(jù)和384Kbps分組數(shù)據(jù)。然而，對不同速率業(yè)務(wù)的基帶處理，所需的存儲量、運算量以及處理延時差異很大。因此，采用何種硬件結(jié)構(gòu)能有效地處理各種業(yè)務(wù)是本文所要探討的問題。

本文首先介紹WCDMA系統(tǒng)的無線信道的基帶發(fā)送方案，說明其對多媒體業(yè)務(wù)的支持以及實現(xiàn)的復(fù)雜性。然后，從硬件實現(xiàn)角度，進(jìn)行了DSP和FPGA的性能比較，提出DSP+FPGA基帶發(fā)送的實現(xiàn)方案，并以基站分系統(tǒng)（BTS）的發(fā)送單元為例，具體給出了該實現(xiàn)方案在下行無線信道基帶發(fā)送單元中的應(yīng)用。

WCDMA基帶發(fā)送方案

WCDMA系統(tǒng)的發(fā)送單元實現(xiàn)無線信道的基帶數(shù)據(jù)處理（CRC校驗、糾錯編碼、速率適配、交織、復(fù)用、成幀）、擴(kuò)頻加擾、合路與功率控制、成型濾波、D/A轉(zhuǎn)換、最后提供給模擬前端。下面以下行鏈路為例，分別給出基帶數(shù)據(jù)處理方案和擴(kuò)頻加擾調(diào)制方案。

在基帶處理流程中（如圖1所示），每個傳輸信道（TrCH）對應(yīng)一個業(yè)務(wù)，由于各種業(yè)務(wù)對時延的要求不同，所以其發(fā)送時間間隔（TTI）是不同的（TTI∈{10ms，20ms，40ms，80ms}）。具體步驟如下：

首先將各傳輸信道的一個發(fā)送時間間隔（TTI）內(nèi)的輸入數(shù)據(jù)劃分成各傳輸塊，并在每塊末尾加上CRC校驗比特位，以便收端進(jìn)行差錯檢測。

其次將加上校驗位后的所有傳輸塊串行級聯(lián)起來。如果級聯(lián)后的數(shù)據(jù)量大于規(guī)定的最大編碼塊尺寸，則需對級連后的數(shù)據(jù)塊進(jìn)行分段處理，分成若干個尺寸相同編碼塊，使每個編碼塊的尺寸小于或等于最大編碼塊尺寸。對于不同的編碼方式，最大編碼塊尺寸不同。其中，卷積編碼：Z=504；Turbo編碼：Z=5114（Z表示最大編碼塊尺寸）。

WCDMA所采用的糾錯編碼有兩種：Turbo碼和卷積碼。無線信道編碼是為了接收機能夠檢測和糾正由于傳輸媒介帶來的信號誤差，同時在原數(shù)據(jù)流中加入了冗余信息，提高了數(shù)據(jù)傳輸速率。卷積編碼與Turbo編碼相比，前者具有譯碼速度快，時延小等優(yōu)點；但對較高速率的信道，在滿足相同QoS的條件下，后者對信噪比的要求更低。對于數(shù)據(jù)量小，要求實時性高的業(yè)務(wù)采用卷積編碼，如語音業(yè)務(wù)；而對數(shù)據(jù)量大，實時性要求不高的業(yè)務(wù)采用Turbo編碼，如IP業(yè)務(wù)，多媒體業(yè)務(wù)。

為了將傳輸信道的數(shù)據(jù)適配到物理信道上去，要對編碼后的數(shù)據(jù)流進(jìn)行速率適配。速率適配是將傳輸信道上的數(shù)據(jù)按比特重復(fù)或鑿去，使得即使不同傳輸間隔上數(shù)據(jù)比特數(shù)不同，經(jīng)過傳輸信道復(fù)接后的總數(shù)據(jù)比特數(shù)對于給定的物理信道總是不變的。

在數(shù)據(jù)塊的基帶處理過程中有兩次交織操作，即第一次交織和第二次交織。交織的作用是將原始數(shù)據(jù)序列打亂，使得交織前后數(shù)據(jù)序列的相關(guān)性減弱，提高系統(tǒng)對突發(fā)性錯誤的抗干擾能力。兩次交織均采用列間交織模式，即先將數(shù)據(jù)逐行寫入矩形陣列中去，再按一定的列交織模式逐列讀出。

一個傳輸信道與一種業(yè)務(wù)類型相對應(yīng)，在物理層，有時需要將不同的業(yè)務(wù)數(shù)據(jù)復(fù)接在一起，通過一個物理信道進(jìn)行傳輸，這個過程就是物理層的業(yè)務(wù)復(fù)接。

物理信道的擴(kuò)頻由兩步組成。第一步是信道化，即將每個數(shù)據(jù)符號轉(zhuǎn)化為多個碼片，以增加信號的帶寬。每個數(shù)據(jù)符號內(nèi)的碼片數(shù)被稱做擴(kuò)頻因子（SF）；第二步為加擾，由此給擴(kuò)頻信號加擾。在下行鏈路中，兩個連續(xù)符號組成的符號對經(jīng)過串并變換，映射到I和Q支路上。映射的結(jié)果是偶數(shù)號和奇數(shù)號的符號分別映射到I和Q支路上。I和Q支路由相同的實值信道化碼Cch，SF，m擴(kuò)頻到碼片速率，然后將I和Q支路上實值的碼片序列變換成復(fù)值碼片序列。該序列由復(fù)值的擾碼Sdl，n加擾（復(fù)數(shù)相乘）。具體的擴(kuò)頻加擾框圖（如圖2所示）。

調(diào)制信號的碼片速率為3.84Mcps，擴(kuò)頻過程產(chǎn)生的復(fù)值碼片序列的調(diào)制為QPSK，具體的調(diào)制框圖（如圖3所示）。

實現(xiàn)方案

基帶數(shù)據(jù)處理的電路結(jié)構(gòu)

本文提出了“DSP＋FPGA線性流水陣列結(jié)構(gòu)”的實現(xiàn)方案：使用DSP與大規(guī)模FPGA協(xié)同處理基帶發(fā)送數(shù)據(jù)。該處理單元以DPS芯片為核心，構(gòu)造一個小的DSP系統(tǒng)，電路結(jié)構(gòu)如圖4所示。

在基帶處理單元中，低層的信號預(yù)處理算法處理的數(shù)據(jù)量大，對處理速度的要求高，但運算結(jié)構(gòu)相對比較簡單，因而適于用FPGA進(jìn)行硬件實現(xiàn)，這樣能同時兼顧速度及靈活性。相比之下，高層處理算法的特點是所處理的數(shù)據(jù)量較低層算法少，但算法的控制結(jié)構(gòu)復(fù)雜，適于用運算速度高、尋址方式靈活、通信機制強大的DSP芯片來實現(xiàn)。

在圖4的電路結(jié)構(gòu)中，DSP處理器利用其強大的I/O功能實現(xiàn)單元電路內(nèi)部和各個單元之間的通信。從DSP的角度來看，可重構(gòu)器件FPGA相當(dāng)于它的協(xié)處理器。DSP通過本地總線對FPGA進(jìn)行配置、參數(shù)設(shè)置及數(shù)據(jù)交互，實現(xiàn)軟硬件之間的協(xié)同處理。DSP和FPGA各自帶有RAM，用于存放處理過程所需要的數(shù)據(jù)及中間結(jié)果。除了DSP芯片和可重構(gòu)器件FPGA外，硬件設(shè)計還包括一些外圍的輔助電路，如FLASHEEPROM、外部存儲器等。其中，F(xiàn)LASHEEPROM中存儲了DSP的執(zhí)行程序；外部存儲器則作為FPGA的外部RAM擴(kuò)展，用于存放數(shù)據(jù)處理過程中所需的映射圖樣。

基帶處理單元的需求估計

基帶處理單元的需求估計主要包含以下兩個方面：

●各個業(yè)務(wù)傳輸通道的數(shù)據(jù)處理：以無線信道承載的最高業(yè)務(wù)速率384Kbps為例進(jìn)行分析。根據(jù)3GPP協(xié)議TS25.211，為支持該種速率業(yè)務(wù)所要求的信道比特速率最大不超過960K（對應(yīng)擴(kuò)頻增益SF=8，每10ms幀內(nèi)的比特數(shù)是9600bits）。系統(tǒng)在1個10ms幀內(nèi)所要處理的最大數(shù)據(jù)量為：

Wmax=9600bits。

根據(jù)3GGP協(xié)議TS25.212V2.2.0規(guī)定的下行數(shù)據(jù)基帶處理流程（圖1所示），并按固定位置復(fù)用的方式進(jìn)行處理，每個數(shù)據(jù)比特須經(jīng)過最多10個環(huán)節(jié)的處理過程，分別是：

估算平均每環(huán)節(jié)上每比特的處理要求8條指令。則10ms內(nèi)必須完成的處理指令數(shù)是：9600×10×8=768000條。對應(yīng)的處理能力要求是76.8MIPS。

●消息處理：包含消息的解釋、對應(yīng)控制參數(shù)的計算、發(fā)給對應(yīng)的處理FPGA。估計需求不超過一條承載64Kbps業(yè)務(wù)的無線信道的基帶數(shù)據(jù)處理的需求。

綜合考慮上述兩個方面，則整個基帶數(shù)據(jù)處理的等效需求是：

（9600+2400）×10×8/10ms=96MIPS

以TMS320C5410為例，其內(nèi)部工作時鐘頻率高達(dá)100MHz，運算速度達(dá)100MIPS?；贑的軟件開發(fā)環(huán)境和匯編級并行處理的優(yōu)化程序，優(yōu)化后的并行執(zhí)行效率一般為80%，等效的處理能力為80MIPS。可見，若將整個基帶數(shù)據(jù)處理交給該DSP芯片完成，其處理能力無法滿足整個處理單元的需求。因此，在基帶處理的實現(xiàn)方案中，數(shù)據(jù)量小的業(yè)務(wù)，如隨路信令，AMR語音業(yè)務(wù)可由DSP處理；而數(shù)據(jù)量大的業(yè)務(wù)，如64Kbps、144Kbps和384Kbps速率的業(yè)務(wù)，大部分處理環(huán)節(jié)由FPGA完成。具體實現(xiàn)如下：

●DSP作為主控單元，完成數(shù)據(jù)提取、消息解析和部分的基帶數(shù)據(jù)處理功能，如第二次交織和成幀等；

●FPGA則在DSP的調(diào)度下完成基帶數(shù)據(jù)處理環(huán)節(jié)中大部分比較耗時的處理功能，如：CRC校驗、編碼、速率適配等。

在384Kbps業(yè)務(wù)信道加隨路信令的處理中，384bpsK業(yè)務(wù)數(shù)據(jù)由DSP通過同步高速接口以DMA方式遞交給FPGA，在FPGA中處理；而隨路信令因其數(shù)據(jù)量小，在FPGA處理384Kbps業(yè)務(wù)數(shù)據(jù)時，隨路信令數(shù)據(jù)在DSP中同時處理。此方法減少了數(shù)據(jù)處理時間，提高了處理速度。

結(jié)語

本文在分析WCDMA系統(tǒng)因傳輸不同速率和QoS要求的多種業(yè)務(wù)而帶來的系統(tǒng)復(fù)雜度和數(shù)據(jù)處理延時的基礎(chǔ)上，著重介紹了作為一個較好的軟硬件結(jié)合的設(shè)計方案，DSP+FPGA結(jié)構(gòu)在基站分系統(tǒng)的發(fā)送單元實現(xiàn)中的具體應(yīng)用。該硬件電路的實際測試表明，該結(jié)構(gòu)不僅在高速率業(yè)務(wù)的處理時延上符合規(guī)范要求，而且對不同類型的業(yè)務(wù)處理有較強的適應(yīng)能力，滿足了WCDMA系統(tǒng)對多媒體業(yè)務(wù)傳輸?shù)闹С帧?/p>

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