基于Virtex6系列FPGA和DSP處理器實現(xiàn)高速光纖接口板卡的設計

1、引言

新一代移動通信技術5G通信正在如火如荼的推進當中，5G相比4G帶來了數(shù)據(jù)流量和傳輸速率的大幅度提升，其典型用戶數(shù)據(jù)速率將提升10~100倍，峰值速率可達10 Gbit/s? 。高速的數(shù)據(jù)傳輸速率給傳統(tǒng)的雙絞線傳輸介質帶來了巨大壓力，而光纖通信具有傳輸速度快、損耗低、容量大等特點， 非常適用于高速數(shù)據(jù)傳輸，不過光纖接口相比于傳統(tǒng)網(wǎng)絡傳輸介質的接口也更為復雜。由愛立信，華為，NEC，西門子和北電組成的通用無線接口聯(lián)盟規(guī)定了CPRI協(xié)議標準，CPRI作為通用公共無線接口提供了無線控制設備（REC）與無線設備（RE）之間的通信標準，通用的開放標準極大節(jié)約了產(chǎn)品成本，提高了其通用性和靈活性，有效地解決了5G通信下數(shù)據(jù)的高速傳輸需求。因此，基于CPRI協(xié)議的高速光纖接口研究具有重要的價值與意義。

本文采用Xilinx公司的Virtex6系列芯片與高性能DSP處理器相結合，設計出可控制4個光口收發(fā)的控制板。可采用回環(huán)測試方法對光口收發(fā)狀態(tài)進行測試，構成一套可實現(xiàn)多級速率、數(shù)據(jù)收發(fā)狀態(tài)實時分析的高速光纖接口板卡。

2、CPRI協(xié)議概述

CPRI協(xié)議定義了物理層（Layer 1）和數(shù)據(jù)鏈路層（Layer 2），其中物理層包括電學傳輸接口和光學傳輸接口，數(shù)據(jù)鏈路層支持同向和正交數(shù)據(jù)、廠商特定信息、以太網(wǎng)、高級數(shù)據(jù)鏈路控制以及L1帶內(nèi)協(xié)議 ［2］ ，其基本結構如圖1所示。

CPRI協(xié)議支持從614 Mbps到9830 Mbps的多級速率等級，目前市場上的專用高速接口芯片很少能夠支持CPRI的9830 Mbps速率等級，而支持該速率等級的FPGA型號較多，故本文選用性價比較高的Virtex6系列FPGA芯片。CPRI協(xié)議能夠有效處理REC與RE或RE與RE之間的光纖連接，其可將數(shù)條并行CPRI數(shù)據(jù)鏈路進行串行化處理，從而實現(xiàn)光纖的超高速傳輸，CPRI協(xié)議模塊間的關系如圖2所示。

3、高速光口控制板設計

3.1 硬件架構設計

本文所要研究的高速光纖接口基于Virtex6系列FPGA芯片與高性能DSP處理器所設計的控制板，光口傳輸速率高達10Gb/s。控制板能通過預留的主控接口與上位機之間通信，并通過DSP來控制數(shù)據(jù)的收發(fā)， FPGA來控制光口的通信以及數(shù)據(jù)的整理功能，整個控制板的基本架構如圖3所示。

控制板包含四個光收發(fā)模塊，分別由一個DSP和一個FPGA控制兩個光收發(fā)模塊，DSP具有較高的工作頻率，其內(nèi)部集成了網(wǎng)絡MAC接口，外接一個物理層芯片就可以實現(xiàn)高達千兆的網(wǎng)絡通信。本文介紹的控制板基于多核數(shù)字信號處理器TMS320C6678，可實現(xiàn)單個芯片連接兩個千兆網(wǎng)口，這兩個網(wǎng)口可以各自獨立傳輸數(shù)據(jù)，也可以聯(lián)合傳輸數(shù)據(jù)，提高了實際的數(shù)據(jù)傳輸速率。FPGA與DSP之間可通過FIFO進行速率匹配，本文中控制板選用Xilinx公司型號為XC6VSX315T的FPGA作為主控芯片用來控制光纖接口的主要功能，主要功能是完成光收發(fā)模塊的使能控制、光傳輸?shù)逆溌饭芾硪约皵?shù)據(jù)傳輸?shù)目刂?，同時XC6VSX315T包含豐富的Slices及多個用戶I/O，可以滿足控制板的電路設計要求和后期擴展與增強功能的設計，XC6VSX315T還包含5組GTX數(shù)據(jù)收發(fā)接口，每組GTX通道的傳輸速率最快可達6.6 Gb/s，可以滿足光纖接口的高速率要求 ［3］ 。此外，控制板還設計了主控接口，用于實現(xiàn)與上位機之間的通信，設計調(diào)試接口用于控制與調(diào)試，設計接插件接口用于外接其它接插件，很好的提高了其靈活性與可擴展性。

整個控制板基于VPX架構，主體芯片除兩片DSP及兩片Virtex-6 FPGA外，還包括1個RapidIO Switch。每片F(xiàn)PGA通過EMIF總線連接一片DSP，預留的調(diào)試接口可插接FMC子卡，F(xiàn)PGA可連接FMC子卡進行調(diào)試。FPGA芯片外掛接2簇32 bit DDRIII SDRAM，最大容量支持2 GB。FPGA與DSP進行的所有信號處理均通過SRIO連接板上一片8端口SRIO交換芯片。DSP芯片外掛最大容量支持2 GB的DDRIII SDRAM。兩片DSP之間通過HyperLink進行高速直接互聯(lián)。兩片F(xiàn)PGA之間通過GTX以及若干LVDS信號互聯(lián)?？刂瓢逶O計符合工業(yè)級要求，其主體芯片架構如下圖所示。

3.2 軟件架構設計

高速光纖接口控制板由FPGA作為主控芯片來控制光纖接口的主要功能，本次設計采用FPGA與CPRI的結合來實現(xiàn)光口的多級速率，控制工程采用Verilog硬件描述語言來作為設計語言，Verilog語言因其簡單易讀，穩(wěn)定可靠等優(yōu)越性逐漸發(fā)展成為目前使用最為廣泛的硬件描述語言。使用Verilog描述硬件的基本設計單元是模塊，通過模塊的相互連接調(diào)用來實現(xiàn)復雜的電子電路，模塊中可以包括組合邏輯部分的邏輯電路圖、邏輯表達式、邏輯系統(tǒng)所完成的邏輯功能以及過程時序部分 ［4］ 。本文使用Xilinx Vivado 2017.2集成開發(fā)環(huán)境來實現(xiàn)高速光纖接口控制板的功能設計。

本文采用標準的FPGA的邏輯設計的基本方式，模塊化相應的功能，根據(jù)功能進行模塊劃分可分為時鐘管理模塊、數(shù)據(jù)控制與監(jiān)測模塊和CPRI IP核的調(diào)用模塊三個模塊，另外還有頂層模塊負責調(diào)用各子模塊以及數(shù)據(jù)接口。

控制板的主控芯片主要實現(xiàn)部分有：頂層模塊（cpri_1_example_design），全局時鐘管理模塊（clk_wiz_0_i： clk_wiz_0），數(shù)據(jù)監(jiān)測模塊（ila_0_i： ila_0），光口數(shù)據(jù)控制與產(chǎn)生模塊（iq_tx_gen_i： iq_tx_gen），光口數(shù)據(jù)接收模塊（iq_rx_clk_i： iq_rx_chk），以及工程約束文件（cpri_1_example_design.xdc）等。

FPGA內(nèi)部CPRI在發(fā)送端完成8 B/10 B編碼和并串轉換，在接收端完成8 B/10 B解碼和串并轉換。通過調(diào)用監(jiān)測模塊設置的監(jiān)測腳可以觀測時鐘狀態(tài)及光口數(shù)據(jù)的收發(fā)狀態(tài)。發(fā)送模塊中，CPRI的標準16位數(shù)據(jù)拆分為高8位和低8位，使用FPGA的DDR模塊將兩部分數(shù)據(jù)拼接成DDR數(shù)據(jù)發(fā)送出去；接收模塊將收到的DDR數(shù)據(jù)并行傳輸給FPGA，經(jīng)過同步與拼接后得到16位的CPRI數(shù)據(jù)，最后數(shù)據(jù)傳給CPRI模塊來進行解幀處理。

本次的光口數(shù)據(jù)傳輸過程中使用的CPRI協(xié)議已經(jīng)驗證是穩(wěn)定可靠的傳輸協(xié)議，并封裝成可直接調(diào)用的IP核，該協(xié)議核內(nèi)部封裝了高速串行數(shù)據(jù)接口硬核，可編程邏輯器件通過綁定GTX通道進行數(shù)據(jù)的收發(fā)交互。單個GTX通道的數(shù)據(jù)傳輸速率可實現(xiàn)多個速率級別，最高可達將近10 Gbit/s，根據(jù)不同的需求可以多個通道的組合使用，從而可實現(xiàn)幾十Gbit速率甚至上百Gbit速率的數(shù)據(jù)傳輸，在實驗測試中，所調(diào)用的CPRI核可以方便的設置多個等級的CPRI線性速率，從而可以很好的研究光口在不同速率下的收發(fā)狀態(tài) ，下圖所示為可調(diào)用的CPRI協(xié)議的IP核界面。

4、高速光纖接口測試

本文采用光口回環(huán)測試方法對高速光纖通信系統(tǒng)進行測試，使用光模塊和光纖線纜將一個或多個光收發(fā)模塊構成回環(huán)，通過數(shù)據(jù)監(jiān)測模塊設置的監(jiān)測腳觀測光口的收發(fā)狀態(tài)進行分析。SFP+光收發(fā)一體模塊包含兩個光纖接入端口，分別可用作發(fā)射端口與接收端口，并且體積小、易插拔，能夠很好的滿足本文的測試要求。為提高測試精度及測試效率，本文分別采用單光口自回環(huán)連接方式及三個光口構成回環(huán)連接方式進行測試，連接方法如下圖所示。

為了驗證光纖通信系統(tǒng)能否滿足5G通信的高速率傳輸要求以及數(shù)據(jù)傳輸?shù)目煽啃裕疚姆謩e就6.144 Gbps和9.83 Gbps兩個CPRI速率等級進行了測試。首先在測試文件中定義了一個數(shù)據(jù)產(chǎn)生模塊，發(fā)送端產(chǎn)生的測試數(shù)據(jù)通過光模塊端口輸出，經(jīng)過光纖回環(huán)到另一個光模塊端口。數(shù)據(jù)監(jiān)測模塊定義了發(fā)射端監(jiān)測腳和接收端監(jiān)測腳分別用來監(jiān)測發(fā)射端口與接收端口的數(shù)據(jù)狀態(tài)。在6.144 Gbit/s速率下，定義16位數(shù)據(jù)監(jiān)測腳，在9.83Gbps速率下定義32位數(shù)據(jù)監(jiān)測腳。

采用Vivado 2017.2軟件中的BehavioralSimulation進行仿真驗證，經(jīng)驗證，兩種速率等級下光纖通信系統(tǒng)均能正常收發(fā)數(shù)據(jù)，并且滿足5G通信的基本指標。

5、結論

本文為滿足5G高速通信需求，設計了一種基于CPRI協(xié)議的高速光纖接口控制板，該控制板具有高性能的數(shù)據(jù)處理能力和高速的傳輸通信能力。通過在6.144 Gbps和9.83 Gbps兩個速率等級下的測試驗證，高速光纖接口控制板具有較好的穩(wěn)定性與可靠性，并且滿足5G通信的基本指標。該高速光纖接口控制板可用于5G信號發(fā)生器與5G信號測試裝置等設備的研究和開發(fā)，對5G通信技術的發(fā)展與普及具有重大意義。

責任編輯：gt