可編程RFSoC架構(gòu)及其優(yōu)化性能方面的設(shè)計(jì) - 全文

新型 RFSoC 能將功耗和封裝尺寸減少50-75%，對(duì)高效部署 5G 大規(guī)模 MIMO 和毫米波無(wú)線(xiàn)回傳至關(guān)重要。

簡(jiǎn)介

隨著通信行業(yè)逐漸向 5G 標(biāo)準(zhǔn)靠攏,移動(dòng)設(shè)備制造商十分鐘情于技術(shù)試驗(yàn)和概念驗(yàn)證測(cè)試?，F(xiàn)在，這些技術(shù)的商業(yè)可行性正在進(jìn)行嚴(yán)格評(píng)估，然而原型設(shè)計(jì)所使用的很多技術(shù)都無(wú)法很好地轉(zhuǎn)化為商業(yè)部署。

由于目標(biāo)是以更低功耗通過(guò)頻譜效率、高度致密化以及新頻譜來(lái)提高網(wǎng)絡(luò)容量，因此制造商正在依靠軟件、硬件和系統(tǒng)級(jí)的技術(shù)突破來(lái)實(shí)現(xiàn)目標(biāo)。
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有些技術(shù)對(duì)滿(mǎn)足嚴(yán)苛的網(wǎng)絡(luò)容量目標(biāo)具有至關(guān)重要的作用，而大規(guī)模多輸入多輸出（MIMO）天線(xiàn)陣列就屬于這類(lèi)技術(shù)。與這些天線(xiàn)陣列進(jìn)行接口連接的射頻單元必須滿(mǎn)足極其嚴(yán)格的功耗和封裝尺寸要求，但如果沒(méi)有系統(tǒng)集成方面的突破，這些目標(biāo)很可能無(wú)法實(shí)現(xiàn)。

賽靈思不斷在準(zhǔn) 5G 和 5G 技術(shù)的實(shí)現(xiàn)、試驗(yàn)和商業(yè)化中扮演主要角色，促進(jìn)網(wǎng)絡(luò)設(shè)計(jì)中的靈活性和可編程性。

為使大規(guī)模 MIMO 系統(tǒng)的商業(yè)化成為現(xiàn)實(shí)，賽靈思正推出首款采用 RF 級(jí)模擬技術(shù)的全可編程（All Programmable）RFSoC，該方案在集成方面取得了突破性的進(jìn)展，其將高性能 ADC 和 DAC 完美集成到了 SoC 中。通過(guò)用集成直接 RF 采樣技術(shù)取代分立數(shù)據(jù)轉(zhuǎn)換器，RFSoC 可削減 50-75% 的功耗和封裝尺寸，這也是大規(guī)模 MIMO 5G 無(wú)線(xiàn)電和毫米波無(wú)線(xiàn)回傳的關(guān)鍵。同時(shí)，SoC 與直接 RF 信號(hào)處理的結(jié)合為數(shù)字域中提供了全面的靈活性，將我們與適合商用、面向無(wú)線(xiàn)基礎(chǔ)設(shè)施的軟件無(wú)線(xiàn)電的距離拉得更近了。

功耗與封裝尺寸 – 5G 商業(yè)部署的關(guān)鍵

傳統(tǒng) 4G 射頻接入網(wǎng)絡(luò)（RAN）通過(guò)高損耗的同軸電纜與遠(yuǎn)端射頻單元建立有線(xiàn)連接。盡管遠(yuǎn)端射頻架構(gòu)是從 3G 演進(jìn)而來(lái)，但該方案仍存在一些問(wèn)題。從天線(xiàn)到遠(yuǎn)端射頻單元的功耗依然非常大，而且系統(tǒng)體積大，無(wú)法實(shí)現(xiàn)密集部署。

如圖1所示，RAN 演變過(guò)程中的下一步是使用有源天線(xiàn)陣列（使數(shù)字和模擬射頻單元與天線(xiàn)的距離更近），以節(jié)省空間，避免電纜損耗和相關(guān)功耗，同時(shí)改善鏈路預(yù)算。有源天線(xiàn)陣列在 4G 很成功，但是無(wú)法滿(mǎn)足 5G 連接設(shè)備數(shù)量和用戶(hù)數(shù)據(jù)速率的提高。

圖1：遠(yuǎn)端射頻設(shè)備和天線(xiàn)系統(tǒng)的演進(jìn)

大規(guī)模 MIMO 和波束成型技術(shù)占解決方案中的很大一部分。根據(jù)圖1所示，“大規(guī)?！?MIMO 配置可將 32、256 甚至多達(dá) 1024 個(gè)獨(dú)立 [物理] 天線(xiàn)整合到一個(gè) 2D 陣列中。它們的相控陣列特性能實(shí)現(xiàn)高分辨率波控和更低功耗，允許進(jìn)行非常高密度的安裝，顯著提高每單元容量。有了這種 2D 陣列結(jié)構(gòu)，就可以在非傳統(tǒng)布局中使用新型網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)，包括以“瓦片”形式安裝到建筑物側(cè)面，或采用不規(guī)則形狀的廣告板或名牌。

為了支持這些大規(guī)模 MIMO 陣列，遠(yuǎn)端射頻單元需要緊湊性，并且能夠支持子陣列以實(shí)現(xiàn)靈活和可擴(kuò)展的天線(xiàn)配置。

圖 2：通過(guò)子系統(tǒng)可擴(kuò)展性實(shí)現(xiàn)靈活開(kāi)發(fā)

業(yè)界首款 AllProgrammable RFSoC
AllProgrammable RFSoC 能解決上述所有這些問(wèn)題。該器件將通信級(jí) RF 采樣數(shù)據(jù)轉(zhuǎn)換器（配有數(shù)字處理子系統(tǒng)）、穩(wěn)定可靠的 ARM 級(jí)處理系統(tǒng)以及 FPGA 架構(gòu)整合到單芯片器件中。從而在集成度方面取得了重大突破。尤其是模擬到數(shù)字信號(hào)鏈得到硬化 DSP 子系統(tǒng)的支持，便于模擬設(shè)計(jì)人員進(jìn)行靈活配置。這樣可將系統(tǒng)功耗和系統(tǒng)尺寸降低 50-75%，并達(dá)到所需的靈活性以適應(yīng)不斷演進(jìn)的規(guī)范和網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)。

圖3：推出首款 All Programmable RFSoC

減少功耗、封裝尺寸和設(shè)計(jì)周期
傳統(tǒng)的無(wú)線(xiàn)電系統(tǒng)包含一個(gè)處理器、可配置邏輯、連接 IP，當(dāng)然還有數(shù)據(jù)轉(zhuǎn)換器。當(dāng)在高 RF 頻率下工作時(shí)，典型的單通道 ADC 的功耗約為 2W，DAC 的功耗約 1.25W。通過(guò)集成減少組件之后，能降低功耗和封裝尺寸，這對(duì)于高通道數(shù)的系統(tǒng)來(lái)說(shuō)效果顯著。除了這些優(yōu)勢(shì)以外，集成還能明顯簡(jiǎn)化系統(tǒng)設(shè)計(jì)。

主要原因在于，與大量分立式轉(zhuǎn)換器建立連接將面臨很大的 I/O 挑戰(zhàn)。為了隨帶寬擴(kuò)展，大多數(shù)新型轉(zhuǎn)換器都使用基于 JESD204B 協(xié)議的速率高達(dá) 12.5Gb/s 的高速串行接口。這種方案存在很多問(wèn)題。首先，JESD204B IP 核的實(shí)現(xiàn)需要時(shí)間，要使用寶貴的 FPGA 架構(gòu)，并消耗大量的功耗。其次，串行 I/O 功耗在更高數(shù)據(jù)速率下會(huì)顯著增加。不過(guò)，最難的還是建立串行鏈路。12.5Gb/s 速度下的信號(hào)失真是個(gè)問(wèn)題，大多是通過(guò)高損耗低成本銅纜連接運(yùn)行高線(xiàn)路速率所致。這個(gè)過(guò)程令人不爽，模擬設(shè)計(jì)人員迫切希望解決。

圖4：通過(guò)集成來(lái)減小功耗、封裝尺寸和設(shè)計(jì)周期

集成轉(zhuǎn)換器之后就無(wú)需再使用 JESD204B IP 核和串行收發(fā)器。其優(yōu)勢(shì)不局限于減少功耗和封裝尺寸，還能大大縮短開(kāi)發(fā)時(shí)間。

功耗降低達(dá) 50%
從初步測(cè)量結(jié)果來(lái)看，功耗削減效果明顯。在典型 4 路發(fā)送、4 路接收（4Tx/4Rx）天線(xiàn)配置中，分立式 ADC 和 DAC 的功耗明顯降低，以至于從Table 1中看功耗降低了 40%，8Tx/8Rx 系統(tǒng)的功耗降低了 50%。

表1：利用集成子系統(tǒng)為數(shù)字無(wú)線(xiàn)電（帶 DPD）降低功耗

封裝尺寸減小多達(dá) 75%
尺寸減小的程度隨收發(fā)器和天線(xiàn)數(shù)量而增加，因?yàn)榭梢员苊馐褂酶噢D(zhuǎn)換器。商用器件中，典型 RF ADC 或 DAC 每通道占位面積可高達(dá) 15x15mm。4Tx4Rx 無(wú)線(xiàn)電架構(gòu)中的面積節(jié)省約 50%，對(duì)于更大的無(wú)線(xiàn)電架構(gòu)，如Figure 2中所示的 8Tx/8Rx 而言，優(yōu)勢(shì)會(huì)顯著增加，為完全部署的多通道系統(tǒng)實(shí)現(xiàn) 75% 以上的面積節(jié)省。考慮到有多個(gè)子陣列的 128Tx/128Rx 系統(tǒng)會(huì)在5G 中普遍存在，因而占位面積節(jié)省量將會(huì)非常可觀(guān)。鑒于單個(gè)天線(xiàn)單元非常小，可用面積很有限，對(duì)于需要 10、20 或 30 多個(gè)器件的原型而言，需要大幅縮減占位面積。

圖5：8Tx8Rx 無(wú)線(xiàn)電架構(gòu)的封裝尺寸縮減

直接 RF 采用的價(jià)值

除了尺寸、功耗和生產(chǎn)力優(yōu)勢(shì)以外，另一個(gè)不能低估的因素是基于領(lǐng)先的直接 RF 采樣技術(shù)的轉(zhuǎn)換器子系統(tǒng)本身的優(yōu)勢(shì)。這種現(xiàn)代化的采樣方法可“直接”對(duì)進(jìn)入/流出的 RF 信號(hào)進(jìn)行采樣，無(wú)需事先用模擬器件做任何信號(hào)調(diào)節(jié)。

迄今為止，大部分系統(tǒng)都采用稱(chēng)為中頻（IF 或 Zero-IF）采樣的模擬化方案，需要將原始信號(hào)下變頻到 ADC 支持的采樣頻率。下變頻電路包含混頻器、高質(zhì)量振蕩器以及其他模擬器件。模擬電路相對(duì)來(lái)說(shuō)不太靈活，需要高度專(zhuān)業(yè)化的設(shè)計(jì)和復(fù)雜的器件選擇。
直接 RF 采樣中，可直接對(duì)流入的 RF 信號(hào)采樣，無(wú)需事先進(jìn)行下變頻。信號(hào)被數(shù)字化之后，利用數(shù)字信號(hào)處理技術(shù)在更為靈活的可編程數(shù)字域中完成下變頻和信號(hào)處理。這些 RF ADC 支持更高的采樣率，由于數(shù)字域有更好的濾波技術(shù)，因此能夠更好地在動(dòng)態(tài)范圍、信號(hào)質(zhì)量（信噪比）和信號(hào)帶寬之間進(jìn)行權(quán)衡。

圖 6：直接 RF 采樣和 SoC 集成

完整的數(shù)據(jù)轉(zhuǎn)換器子系統(tǒng)實(shí)現(xiàn)靈活性

RF 數(shù)據(jù)轉(zhuǎn)換器子系統(tǒng)包括混頻器、數(shù)控振蕩器、抽取/插值，以及針對(duì)每個(gè)通道的其他數(shù)字信號(hào)處理技術(shù)——支持用于 IQ 處理的復(fù)信號(hào)。轉(zhuǎn)換器具備 5G 所需的高采樣率、大動(dòng)態(tài)范圍和分辨率。有些情況下，數(shù)字下變頻（DDC）無(wú)需 FPGA 資源，數(shù)據(jù)直接進(jìn)入邏輯架構(gòu)。

圖7：RFSoC 中的集成 RF 子系統(tǒng)

與分立式 RF 器件的對(duì)比以及 16nm FinFET 的優(yōu)勢(shì)
直接RF采樣已經(jīng)逐漸采用。事實(shí)上，因?yàn)镮F采樣可以提升面積及功耗效率，這種傳統(tǒng)方法依然使用普遍。這些解決方案一般用在較老的芯片工藝（例如 65nm）上，且成本低。鑒于 RF 設(shè)計(jì)界對(duì)傳統(tǒng)模擬使用模型更加熟悉，因此這很可能是最適合的方案。

仍被認(rèn)為是“高端”的分立式直接 RF 數(shù)據(jù)轉(zhuǎn)換器通常基于更先進(jìn)的工藝節(jié)點(diǎn)。雖然直接RF具有更強(qiáng)的靈活性，但由于需要更高的采樣率，作為具有豐富數(shù)字處理能力的分立器件，可能具有超過(guò)模擬實(shí)現(xiàn)的功耗缺點(diǎn)。

如下圖所示，盡管直接 RF 采樣獨(dú)立的靈活性?xún)?yōu)勢(shì)實(shí)實(shí)在在，隨著分立器件的遞增和權(quán)衡取舍，優(yōu)勢(shì)更為明顯。同時(shí)，要達(dá)到 5G，無(wú)線(xiàn)制造商需要的不僅僅是逐漸改進(jìn)。對(duì)功耗和尺寸削減以及靈活性而言，最有意義的飛躍是全系統(tǒng)集成。通過(guò)將 RF 前端和無(wú)線(xiàn)電前端結(jié)合到相同數(shù)字域，系統(tǒng)和模擬設(shè)計(jì)就會(huì)變得更加靈活。實(shí)際上，集成使 RF 采樣成為更適合采用的技術(shù)，使行業(yè)朝完全軟件無(wú)線(xiàn)電又邁進(jìn)一步。

由于基于臺(tái)積電（TSMC）先進(jìn)的 16nm FinFET 工藝（具備出色的模擬特性），RFSoC 中轉(zhuǎn)換器子系統(tǒng)本身實(shí)現(xiàn)了出色的單位功耗性能。通過(guò)將 RF 子系統(tǒng)和整個(gè)信號(hào)鏈構(gòu)建在先進(jìn)的 CMOS 上，RFSoC 開(kāi)創(chuàng)性地將摩爾定律應(yīng)用于模擬域。

圖8：針對(duì) 5G 無(wú)線(xiàn)的數(shù)據(jù)轉(zhuǎn)換器比較

賽靈思 RF模擬集成經(jīng)驗(yàn)

高性能 ADC/DAC 在 2012年就被集成到了 7 系列 FPGA中——RFSoC 之前的產(chǎn)品。經(jīng)過(guò)驗(yàn)證、特性描述和客戶(hù)確認(rèn)，測(cè)試芯片能夠消除 JESD204 接口，展現(xiàn)出了靈活性?xún)?yōu)勢(shì)，生產(chǎn)力優(yōu)勢(shì)，以及實(shí)現(xiàn)通道數(shù)量的擴(kuò)展。概念驗(yàn)證可指導(dǎo)以應(yīng)用為重點(diǎn)的 All Programmable RFSoC 開(kāi)發(fā)方案。

總結(jié)：面向 5G 無(wú)線(xiàn)領(lǐng)域的顛覆性技術(shù)突破

憑借 RF 級(jí)模擬技術(shù)的推出，賽靈思繼續(xù)其系統(tǒng)集成使命。無(wú)論芯片級(jí)和系統(tǒng)級(jí)，移動(dòng)制造商都需要突破性技術(shù)以便超大尺寸的 5G 測(cè)試平臺(tái)和原型過(guò)渡到更小型、更具商業(yè)部署價(jià)值的系統(tǒng)?？傊琑FSoC 正逢其時(shí)，解決了 5G 無(wú)線(xiàn)電設(shè)計(jì)中的燃眉之急。