減小功耗、封裝尺寸和設(shè)計(jì)周期 - 可編程RFSoC架構(gòu)及其優(yōu)化性能方面的設(shè)計(jì)

主要原因在于，與大量分立式轉(zhuǎn)換器建立連接將面臨很大的 I/O 挑戰(zhàn)。為了隨帶寬擴(kuò)展，大多數(shù)新型轉(zhuǎn)換器都使用基于 JESD204B 協(xié)議的速率高達(dá) 12.5Gb/s 的高速串行接口。這種方案存在很多問題。首先，JESD204B IP 核的實(shí)現(xiàn)需要時(shí)間，要使用寶貴的 FPGA 架構(gòu)，并消耗大量的功耗。其次，串行 I/O 功耗在更高數(shù)據(jù)速率下會顯著增加。不過，最難的還是建立串行鏈路。12.5Gb/s 速度下的信號失真是個(gè)問題，大多是通過高損耗低成本銅纜連接運(yùn)行高線路速率所致。這個(gè)過程令人不爽，模擬設(shè)計(jì)人員迫切希望解決。

圖4：通過集成來減小功耗、封裝尺寸和設(shè)計(jì)周期

集成轉(zhuǎn)換器之后就無需再使用 JESD204B IP 核和串行收發(fā)器。其優(yōu)勢不局限于減少功耗和封裝尺寸，還能大大縮短開發(fā)時(shí)間。

功耗降低達(dá) 50%
從初步測量結(jié)果來看，功耗削減效果明顯。在典型 4 路發(fā)送、4 路接收（4Tx/4Rx）天線配置中，分立式 ADC 和 DAC 的功耗明顯降低，以至于從Table 1中看功耗降低了 40%，8Tx/8Rx 系統(tǒng)的功耗降低了 50%。

表1：利用集成子系統(tǒng)為數(shù)字無線電（帶 DPD）降低功耗

封裝尺寸減小多達(dá) 75%
尺寸減小的程度隨收發(fā)器和天線數(shù)量而增加，因?yàn)榭梢员苊馐褂酶噢D(zhuǎn)換器。商用器件中，典型 RF ADC 或 DAC 每通道占位面積可高達(dá) 15x15mm。4Tx4Rx 無線電架構(gòu)中的面積節(jié)省約 50%，對于更大的無線電架構(gòu)，如Figure 2中所示的 8Tx/8Rx 而言，優(yōu)勢會顯著增加，為完全部署的多通道系統(tǒng)實(shí)現(xiàn) 75% 以上的面積節(jié)省?？紤]到有多個(gè)子陣列的 128Tx/128Rx 系統(tǒng)會在5G 中普遍存在，因而占位面積節(jié)省量將會非?？捎^。鑒于單個(gè)天線單元非常小，可用面積很有限，對于需要 10、20 或 30 多個(gè)器件的原型而言，需要大幅縮減占位面積。

圖5：8Tx8Rx 無線電架構(gòu)的封裝尺寸縮減

直接 RF 采用的價(jià)值

除了尺寸、功耗和生產(chǎn)力優(yōu)勢以外，另一個(gè)不能低估的因素是基于領(lǐng)先的直接 RF 采樣技術(shù)的轉(zhuǎn)換器子系統(tǒng)本身的優(yōu)勢。這種現(xiàn)代化的采樣方法可“直接”對進(jìn)入/流出的 RF 信號進(jìn)行采樣，無需事先用模擬器件做任何信號調(diào)節(jié)。

迄今為止，大部分系統(tǒng)都采用稱為中頻（IF 或 Zero-IF）采樣的模擬化方案，需要將原始信號下變頻到 ADC 支持的采樣頻率。下變頻電路包含混頻器、高質(zhì)量振蕩器以及其他模擬器件。模擬電路相對來說不太靈活，需要高度專業(yè)化的設(shè)計(jì)和復(fù)雜的器件選擇。
直接 RF 采樣中，可直接對流入的 RF 信號采樣，無需事先進(jìn)行下變頻。信號被數(shù)字化之后，利用數(shù)字信號處理技術(shù)在更為靈活的可編程數(shù)字域中完成下變頻和信號處理。這些 RF ADC 支持更高的采樣率，由于數(shù)字域有更好的濾波技術(shù)，因此能夠更好地在動態(tài)范圍、信號質(zhì)量（信噪比）和信號帶寬之間進(jìn)行權(quán)衡。

圖 6：直接 RF 采樣和 SoC 集成

完整的數(shù)據(jù)轉(zhuǎn)換器子系統(tǒng)實(shí)現(xiàn)靈活性

RF 數(shù)據(jù)轉(zhuǎn)換器子系統(tǒng)包括混頻器、數(shù)控振蕩器、抽取/插值，以及針對每個(gè)通道的其他數(shù)字信號處理技術(shù)——支持用于 IQ 處理的復(fù)信號。轉(zhuǎn)換器具備 5G 所需的高采樣率、大動態(tài)范圍和分辨率。有些情況下，數(shù)字下變頻（DDC）無需 FPGA 資源，數(shù)據(jù)直接進(jìn)入邏輯架構(gòu)。

圖7：RFSoC 中的集成 RF 子系統(tǒng)

與分立式 RF 器件的對比以及 16nm FinFET 的優(yōu)勢
直接RF采樣已經(jīng)逐漸采用。事實(shí)上，因?yàn)镮F采樣可以提升面積及功耗效率，這種傳統(tǒng)方法依然使用普遍。這些解決方案一般用在較老的芯片工藝（例如 65nm）上，且成本低。鑒于 RF 設(shè)計(jì)界對傳統(tǒng)模擬使用模型更加熟悉，因此這很可能是最適合的方案。

仍被認(rèn)為是“高端”的分立式直接 RF 數(shù)據(jù)轉(zhuǎn)換器通?；诟冗M(jìn)的工藝節(jié)點(diǎn)。雖然直接RF具有更強(qiáng)的靈活性，但由于需要更高的采樣率，作為具有豐富數(shù)字處理能力的分立器件，可能具有超過模擬實(shí)現(xiàn)的功耗缺點(diǎn)。

如下圖所示，盡管直接 RF 采樣獨(dú)立的靈活性優(yōu)勢實(shí)實(shí)在在，隨著分立器件的遞增和權(quán)衡取舍，優(yōu)勢更為明顯。同時(shí)，要達(dá)到 5G，無線制造商需要的不僅僅是逐漸改進(jìn)。對功耗和尺寸削減以及靈活性而言，最有意義的飛躍是全系統(tǒng)集成。通過將 RF 前端和無線電前端結(jié)合到相同數(shù)字域，系統(tǒng)和模擬設(shè)計(jì)就會變得更加靈活。實(shí)際上，集成使 RF 采樣成為更適合采用的技術(shù)，使行業(yè)朝完全軟件無線電又邁進(jìn)一步。

由于基于臺積電（TSMC）先進(jìn)的 16nm FinFET 工藝（具備出色的模擬特性），RFSoC 中轉(zhuǎn)換器子系統(tǒng)本身實(shí)現(xiàn)了出色的單位功耗性能。通過將 RF 子系統(tǒng)和整個(gè)信號鏈構(gòu)建在先進(jìn)的 CMOS 上，RFSoC 開創(chuàng)性地將摩爾定律應(yīng)用于模擬域。

圖8：針對 5G 無線的數(shù)據(jù)轉(zhuǎn)換器比較

賽靈思 RF模擬集成經(jīng)驗(yàn)

高性能 ADC/DAC 在 2012年就被集成到了 7 系列 FPGA中——RFSoC 之前的產(chǎn)品。經(jīng)過驗(yàn)證、特性描述和客戶確認(rèn)，測試芯片能夠消除 JESD204 接口，展現(xiàn)出了靈活性優(yōu)勢，生產(chǎn)力優(yōu)勢，以及實(shí)現(xiàn)通道數(shù)量的擴(kuò)展。概念驗(yàn)證可指導(dǎo)以應(yīng)用為重點(diǎn)的 All Programmable RFSoC 開發(fā)方案。

總結(jié)：面向 5G 無線領(lǐng)域的顛覆性技術(shù)突破

憑借 RF 級模擬技術(shù)的推出，賽靈思繼續(xù)其系統(tǒng)集成使命。無論芯片級和系統(tǒng)級，移動制造商都需要突破性技術(shù)以便超大尺寸的 5G 測試平臺和原型過渡到更小型、更具商業(yè)部署價(jià)值的系統(tǒng)?？傊?，RFSoC 正逢其時(shí)，解決了 5G 無線電設(shè)計(jì)中的燃眉之急。