數(shù)字匹配濾波器的遞歸折疊實現(xiàn)

　　針對數(shù)字匹配濾波器（DMF）的FPGA實現(xiàn)提出一種優(yōu)化結構。利用16位移位寄存器（SRL16E）的存儲潛力，設計遞歸延遲線（RDL）;再利用RDL抽頭個數(shù)倍減而抽頭樣本速率倍增的特點和時分復用技術，提出DMF的遞歸折疊結構。該結構以提高工作時鐘頻率為代價，增大延遲線的采樣率以及相關運算單元的吞吐率，從而成倍降低DMF的資源消耗。當采用l/4遞歸折疊結構時，資源消耗僅為優(yōu)化前的l/3.

　　隨著直接序列擴頻（DSSS）通信技術和軟件無線電技術的發(fā)展，全數(shù)字擴頻接收機成為研究的熱點。數(shù)字匹配濾波器（DMF）是全數(shù)字擴頻接收機的核心部件，它主要用于偽碼（PN）快速捕獲和解擴。傳統(tǒng)的DMF設計效率較低，當PN碼碼長較長時，需要占用較多的FPGA資源，成本較高。作者通過改進延遲線的結構，并結合時分復用技術，提出DMF的遞歸折疊結構，該結構極大地降低了DMF的資源消耗。

　　1 DMF的基本結構和參數(shù)

　　DMF是一種抽頭間隔即碼片周期為Tc、抽頭系數(shù)為擴頻序列（取值為±1）的特殊的FIR濾波器。其直接型結構由延遲線和相關運算單元（CCU）構成，如圖1所示.

　　延遲線用于保存相關時間范圍（LTc）內的所有輸入樣本，它由L個延遲單元組成。雖然級聯(lián)多個D觸發(fā)器是實現(xiàn)延遲單元的最簡方法，但它將大量使用D觸發(fā)器，因此不宜用于構建量化位數(shù)大、階數(shù)高的DMF延遲線.FPGA擁有豐富的查找表（LUT）資源，它可以用16位循環(huán)移位寄存器（SRL16E）實現(xiàn) l～16個節(jié)拍的信號延遲。對于M bit量化、過采樣倍數(shù)R≤16的DMF來說，構造一個延遲單元需要M個SRL16E.

　　如圖1所示，相關運算單元由L個乘法器和一個倒金字塔形的加法樹組成。加法樹的第1級有L/2個（M+1）bit二輸入同步加法器（參與運算的是延遲抽頭樣本，字長為M bit，為了防止計算溢出，在相加之前需要進行1 bit的符號位擴展）、第2級有L/2個（M+2）bit二輸入同步加法器，……，整個加法樹有L- 1個二輸入同步加法器。

　　DMF的量化位數(shù)、輸入采樣率以及工作頻率是影響DMF性能的3個關鍵參數(shù)，后兩個參數(shù)是優(yōu)化結構的基礎，需要仔細權衡。

　　DMF的輸入為數(shù)字下變頻器的輸出（數(shù)字解調方案）或者模擬基帶ADC的輸出（模擬解調方案），其量化位數(shù)一般都為8 bit以上.DMF的資源消耗近似正比于量化位數(shù)，因此需要在這兩者之間做出適當?shù)恼壑?。文獻中給出了DMF的量化精度對解擴性能的影響及DMF量化位數(shù)的選擇依據(jù)。一般認為高斯信道下DMF選擇3 bit量化較為合適，此時量化誤差造成的性能損失不大，再增加量化位數(shù)并不能明顯改善系統(tǒng)性能。為了敘述的一般性，定義DMF的輸入量化位數(shù)為M.

　　采樣率是全數(shù)字接收機的關鍵參數(shù)之一，為了降低實現(xiàn)難度，避免采樣率變換環(huán)節(jié)，DMF的采樣率一般為接收機中頻或基帶ADC的采樣率。為了降低對ADC前端模擬濾波器性能的要求并提高PN碼同步精度，需要提高采樣率。然而采樣率的提高將增加接收機的運算量，從而導致占用更多的FP-GA資源，因此同樣需要折衷考慮。工程上采樣率一般是chip速率的整數(shù)倍，用過采樣倍數(shù)R表示，R值一般取4～8.

　　模塊的數(shù)據(jù)處理能力與其并行程度（取決于硬件規(guī)模）和吞吐率（取決于工作頻率）成正比。在額定數(shù)據(jù)處理能力下，提高模塊的工作頻率可以降低對模塊并行程度的要求，即工作頻率和設計規(guī)模是可以互換的。目前主流的高端FPGA的工作頻率可以達到200～400 MHz，遠遠高于DMF的采樣率，采用時分復用方式將大大降低硬件資源消耗量。

　　作者提出的遞歸折疊型DMF，充分利用SRL16E的存儲潛力，用遞歸結構降低延遲線的資源消耗，然后利用遞歸延遲線具有抽頭個數(shù)倍減而抽頭樣本速率倍增的特點來時分復用相關運算單元，從而降低乘法器和加法器的數(shù)量。上述措施可成倍降低DMF消耗的硬件資源。