集成電路的器件隔離 Device Isolation

集成電路制造需要某種隔離工藝將單個(gè)器件隔離開來。因?yàn)?a target="_blank">半導(dǎo)體集成電路是在同一塊半導(dǎo)體硅片上，通過平面工藝技術(shù)制造許多元件和器件（如電阻、電容、二極管、三極管等），并按需要將它們連接在一起，形成具有一定功能的電路。這些元件和器件所處的電位不同，相互之間必須絕緣隔離，否則半導(dǎo)體本身的電導(dǎo)將這些元件相互連通，就不可能在一個(gè)單晶片上制作集成電路。為此，必須設(shè)法使它們在電性能方面隔離開來，這就是隔離工藝所要達(dá)到的目的。衡量隔離工藝模塊的指標(biāo)有：密度、工藝復(fù)雜度、成品率、平坦化程度和寄生效應(yīng)。在這些指標(biāo)間存在著折中。常用的器件隔離方法有PN結(jié)隔離、LOCOS隔離、溝槽隔離[1]。

PN結(jié)隔離

pn結(jié)隔離是集成電路生產(chǎn)中比較常用的方法，特別是在一些無特殊要求的小規(guī)模集成電路中。它是利用pn結(jié)反向偏置時(shí)呈高電阻性，來達(dá)到各元件互相絕緣隔離的目的。實(shí)現(xiàn)隔離有多種方法，但用得最多的還是一次外延、二次擴(kuò)散pn結(jié)隔離工藝，簡稱標(biāo)準(zhǔn)pn結(jié)隔離或pn結(jié)隔離[2]。

為了實(shí)現(xiàn)pn結(jié)隔離，襯底材料必須選用p型單晶，以便和n型外延層之間形成pn結(jié)。這一pn結(jié)擊穿電壓的大小主要取決于襯底電阻率的高低。從提高擊穿電壓和減小隔離結(jié)寄生電容考慮，襯底的電阻率高一點(diǎn)好。但選得過高，在長時(shí)間的隔離擴(kuò)散中，會(huì)增加外延層向襯底的推移，使隔離時(shí)間加長。同時(shí)高阻的單晶較貴，因此電阻率不能取得太高，在一般電路中為8到13歐姆厘米。為了得到平坦均勻的擴(kuò)散結(jié)面，還應(yīng)選用＜111＞晶向的硅單晶。厚度一般為300到350微米，應(yīng)選用位錯(cuò)密度較低（一般應(yīng)小于3000個(gè)/平方厘米），有害雜質(zhì)少的硅單晶片[1]。

圖1 PN結(jié)隔離工藝

LOCOS隔離

傳統(tǒng)的硅局部氧化(Local Oxidation of Sillicon, LOCOS)隔離技術(shù)是利用光刻刻蝕技術(shù)在硅基板上的氮化硅上開出氧化窗口，利用氮化硅的掩模作用在大約1000攝氏度的高溫下對沒有氮化硅覆蓋的場區(qū)進(jìn)行氧化。氧化后氧化層表面將高出硅基板表面，高度大約是氧化膜厚度的55%，形成一定程度的不平坦表面，給后續(xù)工藝帶來不利影響。再者，氧化生長時(shí)，橫向的氧化生長將向器件的有源區(qū)延伸，形成所謂的“鳥嘴”現(xiàn)象。“鳥嘴”的出現(xiàn)，不但占據(jù)了一定的有源區(qū)面積，而且在極小尺寸下，使得漏電流問題越來越突出，極大地影響到器件的性能[3]。

溝槽隔離

溝槽(Shallow Trench Isolation, STI)隔離技術(shù)起源于80年代，由于它的高成本和工藝的不成熟性，直到最近一兩年才被人們所接受。該工藝是一種完全平坦的、完全無“鳥嘴”現(xiàn)象的新型隔離技術(shù)。其工藝流程如圖所示,隔離技術(shù)完全回避了高溫工藝；嚴(yán)格保證器件有源區(qū)的面積；硅基板表面與隔離介質(zhì)表面完全在同一平面上；改善了最小隔離間隔和結(jié)電容。同時(shí)，低溫工藝也可以潛在地增加產(chǎn)量，降低成本。這些優(yōu)點(diǎn)使得STI隔離成為深亞微米時(shí)代器件不可或缺的隔離技術(shù)。STI隔離主要適應(yīng)極小尺寸器件對極小特征尺寸、器件可靠性的要求。在極小尺寸下，要求場區(qū)和有源區(qū)的面積非常小；同時(shí)，對器件的漏電流也極為敏感。STI隔離工藝主要有以下各關(guān)鍵工藝：氧化和氮化硅生長、溝壑光刻刻蝕、HDP High Density Plasma，高密度等離子體）二氧化硅生長、二氧化硅CMP Chemical Mechanical Planarization)、氮化硅去除等工藝步驟[3]。

圖3溝槽隔離工藝步驟