Verilog和VHDL之間如何互轉(zhuǎn)

1. FPGA學(xué)習(xí)經(jīng)歷

階段一：當(dāng)我們剛開始學(xué)習(xí)FPGA時(shí)，一定會(huì)問(wèn)到一個(gè)問(wèn)題：學(xué)習(xí)Verilog還是VHDL？

階段二：等我們學(xué)習(xí)FPGA到一定程度時(shí)參加面試時(shí)，面試者也會(huì)同樣問(wèn)你一個(gè)問(wèn)題：你以前用Verilog還是VHDL開發(fā)？

階段三：你已經(jīng)習(xí)慣某種語(yǔ)言，也發(fā)現(xiàn)語(yǔ)言不是學(xué)習(xí)FPGA時(shí)需要區(qū)分的問(wèn)題，它僅僅是硬件描述語(yǔ)言而已。可是，當(dāng)你發(fā)現(xiàn)一份和你使用語(yǔ)言不同的代碼作為參考時(shí)，你又開始想：我以后的工作是不是要二種語(yǔ)言都會(huì)，這樣工作才會(huì)得心應(yīng)手？

階段四：已經(jīng)很少人用硬件描述語(yǔ)言了，都用C語(yǔ)言等高級(jí)語(yǔ)言開發(fā)了？

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當(dāng)然階段四純屬個(gè)人的對(duì)未來(lái)的推測(cè)，但是，近年來(lái)，F(xiàn)PGA也高速發(fā)展，明顯有當(dāng)年匯編語(yǔ)言開發(fā)到C高級(jí)語(yǔ)言開發(fā)的趨勢(shì)，我們是不是應(yīng)該不局限于只學(xué)習(xí)FPGA，而要學(xué)習(xí)下嵌入式知識(shí)，特別是Xilin最新推出的ZYNQ就是最好的切入點(diǎn)，集ARM和FPGA開發(fā)與一體。但是，做FPGA的人很難入門嵌入式ARM/Linux，而做ARM/Linux的也很難入門FPGA，對(duì)于集ARM和FPGA開發(fā)一體的ZYNQ，更是入門難，很多公司都要多個(gè)人開發(fā)ZYNQ，但未來(lái)的趨勢(shì)肯定是FPGA2嵌入式，這也是本人開公眾號(hào)的目的。

言歸正傳，本節(jié)內(nèi)容要說(shuō)的是，對(duì)于我們做FPGA開發(fā)人員來(lái)說(shuō)，如何快速在Verilog和VHDL之間互轉(zhuǎn)，加快開發(fā)產(chǎn)品的進(jìn)度，而不是因?yàn)橹欢骋环N語(yǔ)言而局限了自己的開發(fā)。

2. Verilog和VHDL之間如何互轉(zhuǎn)

個(gè)人目前總結(jié)的有2種方法推薦給大家：

2.1 使用EDA軟件自帶的語(yǔ)言模板

在這里，以Vivado為例，打開它里面的語(yǔ)言模板后，可以對(duì)比查看Verilog和VHDL之間的差異，如下圖：

也可以搜索關(guān)鍵字，查看對(duì)應(yīng)的語(yǔ)言模板，如下圖，查看always和process時(shí)對(duì)應(yīng)的語(yǔ)言模板：

2.2 使用XHDL軟件完成Verilog與VHDL之間的轉(zhuǎn)換

另外，我們可以使用XHDL軟件來(lái)完成互相轉(zhuǎn)換。雖然它有一定的局限性，但還是足夠我們用。需要注意的是：語(yǔ)言代碼之間轉(zhuǎn)換時(shí)，要求代碼無(wú)語(yǔ)法錯(cuò)誤，注釋為英文，不能為中文，否則就會(huì)互轉(zhuǎn)失敗。

XHDL軟件界面

XHDL測(cè)試文件（Verilog）

XHDL軟件運(yùn)行完成后

XHDL生成的目標(biāo)文件（VHDL）

上面大致說(shuō)明了XHDL的功能，但它也有一些限制，大家可以到網(wǎng)上下載后詳細(xì)適用，如果找不到源文件，可以私信我傳一份給你。

3. 總結(jié)

XHDL畢竟只是一個(gè)工具，能幫我們的有限，無(wú)法幫我們把所有的代碼一鍵互轉(zhuǎn)，還是需要我們?cè)鰪?qiáng)自己的基本理論，記住FPGA編程中和嵌入式語(yǔ)言開發(fā)不同的思維方式：即一切皆硬件的思維方式。