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深度解析ug1292建立時(shí)間違例分析流程

電子工程師 ? 來(lái)源:未知 ? 作者:李倩 ? 2018-10-19 10:32 ? 次閱讀

通常,我們優(yōu)先解決建立時(shí)間違例。Setup slack與邏輯延遲、布線延遲、時(shí)鐘歪斜和時(shí)鐘不確定性有關(guān)。因此,首先要明確這幾個(gè)因素中哪個(gè)因素對(duì)建立時(shí)間違例起關(guān)鍵作用。具體的衡量標(biāo)準(zhǔn)可由如下幾個(gè)數(shù)值確定。這也是ug1292第三頁(yè)的主題。

ug1292第三頁(yè)也給出了建立時(shí)間違例分析流程,如下圖所示。當(dāng)邏輯延遲占比超過(guò)50%時(shí),要著重降低邏輯延遲;當(dāng)布線延遲占比超過(guò)50%時(shí),要把焦點(diǎn)放在布線延遲上;同時(shí),也要關(guān)注一下時(shí)鐘歪斜和時(shí)鐘不確定性。當(dāng)時(shí)鐘歪斜小于-0.5ns或時(shí)鐘不確定性大于0.1ns時(shí),兩者將成為時(shí)鐘違例的主要“貢獻(xiàn)者”。

圖片來(lái)源, page 3, ug1292

上述四個(gè)數(shù)值,無(wú)論是在timing report(通過(guò)report_timing_summary生成)還是design analysis report(通過(guò)report_design_analysis生成)中都有所體現(xiàn)。以timingreport為例,如下圖所示,可清晰地顯示上述四個(gè)數(shù)值。

圖片來(lái)源, page 3, ug1292

注:上述數(shù)據(jù)只針對(duì)UltraScale系列芯片。

聲明:本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
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原文標(biāo)題:深度解析ug1292(3)

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