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利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

電子設(shè)計 ? 來源:郭婷 ? 作者:電子設(shè)計 ? 2019-05-23 08:11 ? 次閱讀

簡介

QDR SRAM 器件為滿足更高的帶寬存儲要求而開發(fā),以網(wǎng)絡(luò)和電信應(yīng)用為目標(biāo)?;?QDR 架構(gòu)具有獨立的讀、寫數(shù)據(jù)通路,便于同時操作。每個時鐘周期內(nèi),兩個通路均使用雙倍數(shù)據(jù)速率 (DDR) 傳輸發(fā)送兩個字,一個在時鐘上升沿發(fā)送,一個在時鐘下降沿發(fā)送。結(jié)果,在每個時鐘周期內(nèi)會傳輸四個總線寬度的數(shù)據(jù)(兩個讀和兩個寫),這就是四倍數(shù)據(jù)速率的由來。

QDR I 和 QDR II 的規(guī)范由 QDR 聯(lián)盟(Cypress、IDT、NEC、Samsung 和 Renesas)共同定義和開發(fā)。

QDR 存儲器器件以 2 字突發(fā)和 4 字突發(fā)架構(gòu)提供。針對每個讀或?qū)懻埱螅? 字突發(fā)器件傳輸兩個字。DDR 地址總線用于在前半個時鐘周期允許讀請求,在后半個時鐘周期允許寫請求。與之相反,4 字突發(fā)器件針對每個讀或?qū)懻埱髠鬏斔膫€字,這樣便只需要一個單倍數(shù)據(jù)速率 (SDR)地址總線,就能最大程度地利用數(shù)據(jù)帶寬。讀、寫操作請求必須在交替的時鐘周期(即不重疊的時鐘周期)內(nèi)進(jìn)行,以分享地址總線。

本應(yīng)用指南所討論的參考設(shè)計針對的是 4 字突發(fā) QDR II SRAM 器件。QDR II 架構(gòu)的獨特性能之一是源同步回送時鐘 (CQ) 輸出,它與器件輸入時鐘 (K) 頻率相同,與通過讀通路輸出 (Q) 傳輸?shù)臄?shù)據(jù)邊沿對齊。CQ 時鐘輸出使用 QDR II 存儲器器件內(nèi)的延遲鎖定環(huán) (DLL) 電路被重新安排,使其與 Q 數(shù)據(jù)輸出對齊。對于在遠(yuǎn)端器件上進(jìn)行的讀數(shù)據(jù)采集操作,此種時鐘傳輸(亦稱源同步)接口方法允許較大的時序余量。

4 字突發(fā) QDR II 存儲器接口上的并發(fā)讀/ 寫操作。QDR II 存儲器的所有輸入與輸入時鐘(K 和 K)同步,傳輸給存儲器時,數(shù)據(jù)中心通常與輸入時鐘 K 及 K 邊沿對齊。

注: 低有效的讀控制 (R) 和寫控制 (W) 引腳在時鐘周期內(nèi)交替出現(xiàn),以實現(xiàn)單獨 SDR 地址總線 (SA) 的共享。

寫總線數(shù)據(jù)輸入 (D) 值在 DDR 模式下被發(fā)送到存儲器,開始于寫控制引腳激活后的下一個K時鐘上升沿。讀總線數(shù)據(jù)輸出 (Q) 值在 DDR 模式下從存儲器中發(fā)送,并與 CQ 和 CQ 源同步回送時鐘輸出邊沿對齊。在 CQ 時鐘輸出的上升沿(緊隨 K 輸入時鐘的下一個上升沿之后),讀總線中的第一個字開始發(fā)送。

在從數(shù)據(jù)輸入 (D) 字中選擇要寫入存儲器的特定字節(jié)時,QDR II 存儲器還可使用低有效的字節(jié)寫 (BW) 使能引腳。為清晰起見,圖1 中省略了這些信號

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

圖1 的時序圖表示 2 字突發(fā) QDR II 存儲器接口上的并發(fā)讀/ 寫操作。在時鐘的前半個周期,DDR 地址總線允許讀地址被傳輸給存儲器;在時鐘的后半個周期,DDR 地址總線允許寫地址出現(xiàn)于其中。因此,低有效的讀控制 (/R) 和寫控制 (/W) 引腳可在同一時鐘周期內(nèi)設(shè)定。

兩個寫總線數(shù)據(jù)輸入 (D) 值在 DDR 模式下被發(fā)送到存儲器,開始于寫地址有效前的那個 K 時鐘上升沿。讀總線數(shù)據(jù)輸出 (Q) 值在 DDR 模式下從存儲器中發(fā)送,并與 CQ 和 /CQ 源同步回送時鐘輸出邊沿對齊。在 /CQ 時鐘輸出的上升沿(緊隨 /K 輸入時鐘的下一個上升沿之后),讀總線中的第一個字開始發(fā)送。

設(shè)計概述

圖2 為 Virtex-5 QDR II 參考設(shè)計的高層次框圖,表明了 QDR II 存儲器器件的外部連接以及用于發(fā)送讀/ 寫命令的 FPGA 內(nèi)部資源接口。

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

在圖2 中,QDR II 器件的 C 和 C 引腳均被設(shè)定為 High。

如第 4 頁圖3 所示,Virtex-5 QDR II 參考設(shè)計由以下四個主要部分組成:

用戶接口

物理接口

讀/ 寫狀態(tài)機

延遲校準(zhǔn)狀態(tài)機

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

此用戶接口使用完全基于 SDR 信號的簡單協(xié)議創(chuàng)建讀/ 寫請求。此模塊主要由 FIFO16 基元構(gòu)成,用于在讀/ 寫操作執(zhí)行前后存儲相應(yīng)的地址和數(shù)據(jù)值。有關(guān)用戶接口時序協(xié)議的詳情,請參閱第 5 頁“用戶接口”。

讀/ 寫狀態(tài)機主要負(fù)責(zé)監(jiān)控用戶接口模塊內(nèi) FIFO 的狀態(tài),調(diào)整用戶接口和物理接口間的數(shù)據(jù)流,并向外部存儲器器件發(fā)送實際讀/ 寫命令。此狀態(tài)機確保讀/ 寫操作按照 QDR II 存儲器規(guī)范的要求,以并發(fā)方式在最短延遲內(nèi)完成。

物理接口負(fù)責(zé)生成正確的時序關(guān)系和 DDR 信號,以便以符合其命令協(xié)議和時序要求的方式與外部存儲器器件通信

延遲校準(zhǔn)狀態(tài)機是物理層中一個不可分割的組成部分,大大簡化了在 FPGA 內(nèi)采集讀數(shù)據(jù)的任務(wù),同時又可實現(xiàn)最佳性能。Virtex-5 器件的每個輸入引腳都包含一個可動態(tài)調(diào)整的可編程延遲元件 (IDELAY),用于控制 5 ns 窗口中輸入通路上的延遲時間。延遲校準(zhǔn)狀態(tài)機利用此獨特功能調(diào)整從存儲器器件返回的讀數(shù)據(jù)的時序,因此它無需任何復(fù)雜的數(shù)據(jù)采集技術(shù)即可直接與全局 FPGA 系統(tǒng)時鐘 (USER_CLK0) 實現(xiàn)同步。

第 5 頁表1 總結(jié)了 Virtex-5 QDR II 參考設(shè)計的規(guī)范,包括性能目標(biāo)和器件應(yīng)用細(xì)節(jié)。

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

實現(xiàn)詳情

實現(xiàn)QDR II 參考設(shè)計的目的是利用 Virtex-5 系列的獨特功能。I/O、時鐘控制和存儲元件技術(shù)方面的發(fā)展使此設(shè)計的高性能和全承包操作得以實現(xiàn)。以下部分對此設(shè)計的實現(xiàn)給出進(jìn)一步的詳細(xì)說明。

用戶接口

用戶接口模塊利用六個 FIFO16 模塊來存儲讀/ 寫操作的地址和數(shù)據(jù)值。三個 FIFO16 模塊用于寫命令,一個用于存儲寫地址 (USER_AD_WR) 和字節(jié)寫使能 (USER_BW_n) 信號,另外兩個用于存儲要寫入存儲器的 Low (USER_DWL) 和 High (USER_DWH) 36 位數(shù)據(jù)字。讀命令也使用三個 FIFO16 模塊,一個用于存儲讀地址 (USER_AD_RD),另兩個用于存儲由于執(zhí)行讀而從存儲器中返回的 Low (USER_QRL) 和 High (USER_QRH) 36 位數(shù)據(jù)字。

第 6 頁圖4 表示使用 4 字突發(fā)參考設(shè)計時,向用戶接口發(fā)送讀/ 寫請求所需的時序協(xié)議。如前所述,此接口使用了所有已與主 FPGA 設(shè)計系統(tǒng)時鐘 (USER_CLK0) 同步的 SDR 信號。

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

寫請求在 USER_CLK0 上升沿期間通過低有效的 USER_W_n 信號創(chuàng)建。此 18 位寫地址(USER_AD_WR) 必須在此同一時鐘邊沿傳輸。此時,要寫入存儲器的第一個和第二個 36 位數(shù)據(jù)字也會分別傳輸給 36 位 USER_DWL 和 USER_DWH 輸入總線。4 字突發(fā)的第三個字和第四個字會在下一個 USER_CLK0 上升沿分別傳輸給 USER_DWL 和 USER_DWH。

讀請求在 USER_CLK0 上升沿期間通過低有效的 USER_R_n 信號創(chuàng)建。此 18 位讀地址(USER_AD_RD) 必須在此同一時鐘邊沿傳輸。執(zhí)行讀命令后,4 字突發(fā)值存儲于讀數(shù)據(jù) FIFO中。在 USER_CLK0 上升沿,一個低有效的 USER_QEN_n 信號會檢索這些值并將其傳輸至 36位 USER_QRL 和 USER_QRH 輸出。第一和第二個字在首個周期中傳輸,此時的USER_QEN_n 設(shè)置為 Low,緊接著是第三和第四個字在隨后一個周期中傳輸,此時的USER_QEN_n 也設(shè)置為 Low。

與 QDR II 存儲器本身不同,用戶接口在同一時鐘周期接受讀、寫請求(如圖4 所示的第三個周期)。讀/ 寫狀態(tài)機管理向外部存儲器器件所發(fā)送的讀與寫請求的交替,使用戶接口免于承擔(dān)這項職責(zé)。

用戶接口還提供了一批用于指示讀/ 寫 FIFO 狀態(tài)的信號,在圖4 中未顯示。高有效的

USER_WR_FULL 輸出表明寫 FIFO 已滿。此情況表明,寫請求隊列縮減之前將不再接受任何寫請求。USER_WR_FULL 為 High 時創(chuàng)建的任何寫請求都將被直接忽略。類似情況適用于讀請求的 USER_RD_FULL 信號。

高有效的 USER_QR_EMPTY 輸出表明不再有讀數(shù)據(jù)值存儲在讀數(shù)據(jù) FIFO 中。在此情況下從USER_QRL 和 USER_QRH 總線讀值的嘗試將被忽略。此情況會一直持續(xù),直到執(zhí)行其他讀命令并且有相關(guān)數(shù)據(jù)值存入讀數(shù)據(jù) FIFO。

讀/ 寫狀態(tài)機

第 8 頁圖5 為 4 字突發(fā)讀/ 寫狀態(tài)機的狀態(tài)圖。此狀態(tài)機負(fù)責(zé)調(diào)節(jié)用戶接口和物理接口之間的數(shù)據(jù)流。它根據(jù)保存在用戶接口 FIFO 中的請求向外部存儲器器件發(fā)送讀/ 寫命令。

USER_RESET 每次都會將狀態(tài)機恢復(fù)到 INIT 狀態(tài),此時存儲器暫停運行,直到延遲校準(zhǔn)狀態(tài)機完成所有 QDR_Q 輸入的 IDELAY 模塊上的延遲調(diào)整,使讀通路數(shù)據(jù)與 FPGA 系統(tǒng)時鐘(USER_CLK0) 中心對齊。校準(zhǔn)操作完成的信號是一個高有效的 DLY_CAL_DONE 輸入,該輸入將讀/ 寫狀態(tài)機轉(zhuǎn)換到空閑狀態(tài),以等候來自用戶接口的讀/ 寫請求。

在空閑狀態(tài),寫命令首先假設(shè)向存儲器寫數(shù)據(jù)必須始終發(fā)生在任何有效讀數(shù)據(jù)出現(xiàn)之前。當(dāng)沒有待處理的讀或?qū)懻埱髸r,此狀態(tài)機將在空閑狀態(tài)下循環(huán)運行。

用戶接口 FIFO 中的待處理寫請求會使?fàn)顟B(tài)機轉(zhuǎn)入寫狀態(tài),在此狀態(tài)下,寫命令通過內(nèi)部的WR_INIT_n 選通脈沖發(fā)送。此選通脈沖從 FIFO 中取出寫地址和數(shù)據(jù)值,并使外部 QDR_W_n寫控制選通脈沖進(jìn)入存儲器器件。

如果包含待處理讀請求,此狀態(tài)機會隨之轉(zhuǎn)入讀狀態(tài),此時內(nèi)部 RD_INIT_n 選通脈沖被激活。RD_INIT_n 選通脈沖從 FIFO 中取出讀地址,并向存儲器器件發(fā)送一個外部 QDR_R_n 選通脈沖。作為此處理過程的結(jié)果之一,對讀數(shù)據(jù) FIFO 中的返回值也將進(jìn)行采集。

讀/ 寫狀態(tài)機持續(xù)監(jiān)控用戶接口 FIFO 狀態(tài)信號,以確定是否存在待處理讀/ 寫請求。連續(xù)不斷的并發(fā)讀/ 寫請求流將導(dǎo)致狀態(tài)機只在讀狀態(tài)和寫狀態(tài)之間轉(zhuǎn)換,以確保正確無誤地將請求交替發(fā)送到外部存儲器。一串只寫請求將導(dǎo)致空閑狀態(tài)和寫狀態(tài)輪流出現(xiàn),同樣,一串讀請求也會在空閑狀態(tài)和讀狀態(tài)間轉(zhuǎn)換。

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

物理接口

Virtex-5 QDR II 參考設(shè)計的物理接口為讀/ 寫命令與外部存儲器器件之間的通信生成實際的I/O 信號和時序關(guān)系,包括 DDR 數(shù)據(jù)信號。它提供必要的時序余量及為滿足整體設(shè)計性能規(guī)范所需的 I/O 信號標(biāo)準(zhǔn)。QDR II 設(shè)計的所有 I/O 信號都使用 HSTL-I 發(fā)送。此部分詳細(xì)介紹物理接口的每個部件。

時鐘控制機制

此 QDR II 設(shè)計使用的是所有 Virtex-5 I/O 模塊中都有的輸出 DDR (ODDR) 基元。這些內(nèi)置DDR 寄存器功能極大地簡化了以下任務(wù):生成準(zhǔn)確的時鐘、地址和數(shù)據(jù),以及與 QDR II 存儲器器件通信的控制信號。IDDR 和 ODDR 基元都有多種運行模式,可分別確定采集或傳輸?shù)腄DR 數(shù)據(jù)以怎樣的方式出現(xiàn)在 FPGA 內(nèi)部資源和 I/O 引腳中。

QDR II 設(shè)計中的時鐘控制機制(第 9 頁圖6)使用反沿 (opposite-edge) 模式的 ODDR 寄存器來為存儲器器件生成 QDR_K 和 QDR_K_n 時鐘。因為時鐘信號的時序與 QDR II 地址、數(shù)據(jù)和控制信號幾乎相同,此時鐘傳輸機制會有效地從時序余量因素中刪除 FPGA 的 clock-to-out參數(shù)。因此,就 clock-to-out 參數(shù)而言,所有外部傳輸信號都得以“匹配”。

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

寫通路

QDR II 存儲器的寫通路包括執(zhí)行寫操作所必需的地址、數(shù)據(jù)和控制信號。寫地址

(QDR_AD_WR)、控制選通脈沖 (QDR_W_n) 和字節(jié)寫使能 (QDR_BW_n) 信號都使用 SDR 格式。不過,寫數(shù)據(jù)值 (QDR_D) 利用 DDR 信號在規(guī)定的時鐘周期實現(xiàn)所需的 2 字或 4 字突發(fā)。

所有這些寫通路信號在傳輸時都必須與 QDR_K 和 QDR_K_n 時鐘邊沿中心對齊。因此,這些信號的輸出寄存器與 USER_CLK270 時鐘同步。信號以同樣的頻率運行,但對于 USER_CLK0則會出現(xiàn) 270°(時鐘周期的 75%)的相差。這能確保對輸入 QDR_K 和 QDR_K_n 時鐘邊沿而言,存儲器器件有足夠的建立與保持余量。

第 10 頁圖7 說明了如何使用 USER_CLK270 和 ODDR 寄存器為 QDR_D 寫數(shù)據(jù)通路生成所需的 DDR 信號。ODDR 寄存器配置為同沿 (same-edge) 模式,允許在 USER_CLK270 的同一上升沿從 FPGA 架構(gòu)中同時采集兩個 36 位數(shù)據(jù)字(FIFO_DWL 和 FIFO_DWH)。FIFO_DWL 值在此上升沿后立即發(fā)送到 QDR_D 寫數(shù)據(jù)總線,隨后,F(xiàn)IFO_DWH 值在 USER_CLK270 的下一個下降沿從 ODDR 模塊發(fā)送。對此過程加以重復(fù),以生成一個 4 字寫數(shù)據(jù)突發(fā)。

使用 I/O 模塊中的單個觸發(fā)器以類似的方式生成讀/ 寫地址、字節(jié)寫使能和讀/ 寫控制選通脈沖,以創(chuàng)建與 USER_CLK270 同步的 SDR 信號。

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讀數(shù)據(jù)通路

基于 CQ 的數(shù)據(jù)采集機制可以實現(xiàn)以極高的時鐘速率從存儲器中采集讀數(shù)據(jù)。此數(shù)據(jù)采集機制使用在每個 I/O 中都提供的 ISERDES 功能。輸入時鐘 (CQ) 和數(shù)據(jù) (Q) 經(jīng)延遲后與 ISERDES 模塊中的系統(tǒng)時鐘 (CLK0) 保持同步。

讀數(shù)據(jù)通路包括兩個階段:讀數(shù)據(jù)采集和讀數(shù)據(jù)重新采集。兩個階段均在各個 Virtex-5 I/O 的內(nèi)置 ISERDES 中實現(xiàn)。途經(jīng) BUFIO 的 CQ 信號將采集 ISERDES 模塊內(nèi)首組寄存器中的輸入讀數(shù)據(jù) (Q)。第二組寄存器用來將 CQ 域中的數(shù)據(jù)傳輸至系統(tǒng)時鐘域。

ISERDES 具有三種時鐘輸入:CLK、OCLK 和 CLKDIV。讀數(shù)據(jù) (Q) 在 CLK (CQ) 域經(jīng)采集完成后,通過 OCLK 和 CLKDIV 傳輸至系統(tǒng)時鐘(圖8):

CLK:布線通過 BUFIO 的讀時鐘 (CQ) 提供 CLK 時鐘輸入。

OCLK 和 CLKDIV:這些時鐘負(fù)責(zé)對輸入數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換。由于數(shù)據(jù)以與接口速度相同的頻率進(jìn)行傳輸,系統(tǒng)時鐘 (CLK_0) 提供針對 OCLK 和 CLKDIV 的輸入。

在ISERDES 中采集到的數(shù)據(jù)可以被寫入 Virtex-5 FPGA 中的內(nèi)置 FIFO36 模塊。

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

基于 CQ 的數(shù)據(jù)采集機制要求將讀時鐘(CQ 和 CQ)置于 clock-capable I/O (CCIO) 中,時鐘從這些位置可以訪問各組 (bank) 內(nèi)可用的 BUFIO。

對于 x36 寬的 QDR II SRAM 接口,CQ_P 和 CQ_N 均用來采集讀數(shù)據(jù)(第 11 頁圖9)。一個Virtex-5 器件中的每個組都包含 40 個 I/O,因此一個 x36 接口的讀數(shù)據(jù)需要置于兩個組中。

CQ_P 用來采集一個組中的首組字節(jié),而 CQ_N 用來采集相鄰組中剩余的數(shù)據(jù)字節(jié)。CQ_P 和CQ_N 均需置于相應(yīng)組中 CCIO 的 P 側(cè)。

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延遲校準(zhǔn)

延遲校準(zhǔn)邏輯負(fù)責(zé)提供讀數(shù)據(jù) (Q) 和時鐘 (CQ) 所需要的延遲,以便將采集到的數(shù)據(jù)與 FPGA時鐘中心對齊。當(dāng)來自 IDELAYCTRL 的 IDELAY_READY 信號設(shè)定為 High,且存儲器初始化所需的時鐘周期得到滿足時,延遲校準(zhǔn)狀態(tài)機就會啟動。校準(zhǔn)過程包含單次寫,隨后向同一位置連續(xù)進(jìn)行讀,直到找到 Q 和 CQ 信號正好需要的延遲值。讀校準(zhǔn)開始后,校準(zhǔn)狀態(tài)機會執(zhí)行以下步驟:

1. 增加 CQ 和 Q 上的 tap 延遲值。如果在某個 tap 值上初次獲取了有效數(shù)據(jù),則此 tap 值標(biāo)志著數(shù)據(jù)有效窗口的開端。

2. 繼續(xù)增加 CQ 和 Q 的 tap 延遲值,直到達(dá)到有效窗口的終端。

3. 將 CQ 置于此有效窗口的中央。降低 tap 值,直到 CQ 被固定于數(shù)據(jù)有效窗口的中央。

4. 對于 CQ 和 FPGA 時鐘,數(shù)據(jù)總線 (Q) 將置于中央。重新設(shè)置 Q 的 tap 值,即可針對 CQ和系統(tǒng)時鐘 (CLK0) 得出 Q 的有效窗口。對于 CQ 和 FPGA 時鐘,數(shù)據(jù)信號 (Q) 將置于中央。

當(dāng)所有 Q 信號圍繞 CQ 固定后,延遲校準(zhǔn)過程就結(jié)束了,并繼之以讀使能校準(zhǔn)。

讀使能邏輯對向存儲器發(fā)送的讀命令進(jìn)行校準(zhǔn),為已采集到并寫入讀數(shù)據(jù) FIFO 的數(shù)據(jù)生成寫使能。校準(zhǔn)邏輯使用 SRL16 構(gòu)建而成,有助于確定讀命令信號所需寄存器級數(shù)的數(shù)量,以生成正確的寫使能信號。

板設(shè)計中的考慮因素

盡管 Virtex-5 系列產(chǎn)品提供了許多與 I/O 和時鐘控制相關(guān)的高級功能,大大簡化了存儲器接口設(shè)計,但為了使接口可靠而高效,仍需注意基本的電路板設(shè)計標(biāo)準(zhǔn)。

需特別強調(diào)的是,讀和寫通路接口的源同步特性要求接口時鐘、數(shù)據(jù)及控制信號具有相匹配的電路板布線長度。

例如,QDR II 器件輸入信號(QDR_K、QDR_K_n、QDR_W_n、QDR_R_n、QDR_SA、QDR_BW_n 和 QDR_D)的布線長度必須完全匹配,以將控制、地址及數(shù)據(jù)線接至具備充足建立與保持余量的存儲器器件。物理接口的實現(xiàn)可確保這些信號在離開 FPGA 器件輸出時與QDR_K 和 QDR_K_n 時鐘邊沿中心對齊。電路板布線必須確保這種關(guān)聯(lián)狀態(tài)能持續(xù)到存儲器器件輸入。

同樣,QDR II 器件輸出信號(QDR_Q、QDR_CQ)必須具備完全匹配的布線長度,以使這些信號在 Virtex-5 器件的輸入端實現(xiàn)邊沿對齊。要實現(xiàn)直接時鐘控制讀數(shù)據(jù)采集方法,這一點非常關(guān)鍵。所有合理的板設(shè)計工具都可以在可接受的容錯范圍內(nèi)輕松滿足這些布線長度。

時序分析

本 Virtex-5 QDR II 參考設(shè)計利用該器件的獨特 I/O 和時鐘控制功能,可最大限度地提高性能與時序余量,同時大大降低對詳細(xì)布局和管腳分配分析的需求。

本部分針對地址/ 控制通路、寫數(shù)據(jù)通路及讀(或采集)數(shù)據(jù)通路給出一個時序分析示例。

地址/ 控制通路

先前已討論過,讀/ 寫地址總線、字節(jié)寫使能信號和讀/ 寫控制選通脈沖都與USER_CLK270時鐘保持同步。這可以確保,對于來自 USER_CLK0 的輸入 QDR_K 和 QDR_K_n 時鐘邊沿,這些 SDR 信號具備對存儲器器件的有充足的建立與保持余量。

表2 根據(jù)用一個 Virtex-5 器件實現(xiàn)的 300 MHz 4 字突發(fā) QDR II 存儲器器件接口,顯示針對這些信號的一個時序分析示例。

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

寫數(shù)據(jù)通路

寫數(shù)據(jù) (QDR_D) 也與 USER_CLK270 保持同步。不過,寫數(shù)據(jù)字作為 DDR 進(jìn)行發(fā)送,因此在QDR_K 和 QDR_K_n 上升沿均需具備充足的建立與保持余量。相應(yīng)地,表3 所示寫通路的時序分析包括了存儲器時鐘的最大占空比失真,并基于 300 MHz 4 字突發(fā) QDR II 存儲器器件及速度級別為 -11 的 Virtex-5 器件。

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

讀數(shù)據(jù)通路(數(shù)據(jù)采集)

讀數(shù)據(jù)通路 (QDR_Q) 值直接被采集至 SERDES 內(nèi)的 USER_CLK0 時鐘域。表4 顯示讀數(shù)據(jù)采集的時序分析。

利用Virtex-5器件實現(xiàn)在FPGA內(nèi)實現(xiàn)QDR SRAM接口設(shè)計

結(jié)論

本應(yīng)用指南說明了利用 Virtex-5 器件實現(xiàn) 4 字突發(fā) QDR II SRAM 接口及其時序的詳細(xì)信息。

數(shù)據(jù)采集機制的應(yīng)用大大簡化了在 FPGA 內(nèi)采集讀數(shù)據(jù)的任務(wù),且為當(dāng)前及下一代 QDR IISRAM 存儲器器件提供了高效、強大、可擴(kuò)展的存儲器接口解決方案。


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