通過25 Gbps串行多通道收發(fā)器PCB設(shè)計工程實例

摘要：高速串行收發(fā)信道設(shè)計問題在5G通信以及數(shù)據(jù)中心的設(shè)計中越來越受到重視。通過25 Gbps串行多通道收發(fā)器PCB設(shè)計工程實例，從而分析工程實現(xiàn)過程中遇到的過孔設(shè)計、阻抗匹配以及通道串?dāng)_等信號完整性問題，采用Cadence Sigrity全波三維電磁仿真的方法和鏈路仿真方法，有針對性地在工程實現(xiàn)的不同階段為問題的解決提供不同的策略方法，提升了設(shè)計與仿真優(yōu)化的效率，縮短了從設(shè)計到量產(chǎn)的時間。

0 引言

隨著高速串行解串(SERDES)收發(fā)器的速率不斷提高，小型化以及高集成度的要求提高，使用三維電磁全波仿真工具對電氣互聯(lián)的信號完整性的設(shè)計變得尤為重要[1-3]。圖1中為典型的SERDES走線。與單一傳輸線的結(jié)構(gòu)不同，如圖中所示，在芯片與PCB的連接處，連接器與PCB的連接處，全波電磁仿真工具可以提供精確的模型以及場分布的計算，從而幫助通道信號完整性的設(shè)計。

信號完整性設(shè)計分為兩個階段：布線前與完成布線后。通過三維模型仿真能力可以在布線前對比不同方案的仿真結(jié)果指導(dǎo)布線；在完成布線后，通過對布線的三維電磁建模，評估設(shè)計方案的性能指標(biāo)。本文通過25 Gbps SERDES設(shè)計的工程實例，分析芯片與PCB的連接處的設(shè)計要點，在布線前、后的設(shè)計過程中，通過應(yīng)用三維電磁仿真以及通道仿真確保滿足設(shè)計需求。

1 高速SERDES的介紹

在典型的數(shù)據(jù)通信應(yīng)用中，信號鏈路通常由數(shù)字基帶模塊、數(shù)模/模數(shù)轉(zhuǎn)換模塊以及射頻前端模塊組成。而高速串行收發(fā)模塊作為信號通路連接數(shù)字基帶與轉(zhuǎn)換器模塊[4-6]。隨著對鏈路中數(shù)據(jù)吞吐量的需求的不斷提升，寬帶和高速數(shù)據(jù)轉(zhuǎn)換器應(yīng)用，需要不斷地提升串行收發(fā)模塊的數(shù)據(jù)速率。通信應(yīng)用中的典型信號鏈路如圖2所示。

為保證數(shù)據(jù)在鏈路收發(fā)過程中的誤碼率低于或等于10-15，電子器件工程聯(lián)合會(JEDEC)發(fā)布了JESD204標(biāo)準(zhǔn)[7-8]。該標(biāo)準(zhǔn)被廣泛應(yīng)用在無線通信、雷達(dá)系統(tǒng)、軟件定義無線電、便攜設(shè)備以及醫(yī)療設(shè)備中。2018年發(fā)布的C類標(biāo)準(zhǔn)（JESD204C）將鏈路的最大速率由B類標(biāo)準(zhǔn)（JESD204B）的12.5 Gbps擴展到32 Gbps。在單位時間內(nèi)恒定的數(shù)據(jù)量的情況下，傳輸速率的提升意味著更少的互聯(lián)通道，從而減小了系統(tǒng)實現(xiàn)所需的空間，節(jié)約了成本，同時也便于系統(tǒng)的小型化設(shè)計。

在SERDES仿真中，需要通道模型、收發(fā)端芯片模型。隨著數(shù)據(jù)速率的提升，則需要更多的參數(shù)模型，例如抖動、串?dāng)_以及電源噪聲。數(shù)據(jù)速率的提升也帶動了SERDES的發(fā)展。為了支持更高的數(shù)據(jù)速率，SERDES集成了均衡技術(shù)，例如離散時間均衡、連續(xù)時間均衡、判決反饋均衡以及不同種類的時鐘恢復(fù)電路，如圖3所示。

在JESD204C的標(biāo)準(zhǔn)中，定義了JESD204C的面向?qū)ο竽Ｐ?JCOM)作為EDA工具輔助SERDES通道的仿真。JCOM集成了均衡、時鐘恢復(fù)、抖動、串?dāng)_、電源噪聲等參數(shù)，具有精確、自定義芯片模型(Custom Device Models)、知識產(chǎn)權(quán)(IP)保護(hù)等特點[9]。JCOM的仿真結(jié)果以品質(zhì)因數(shù)的形式給出。

2 高速SERDES的仿真

2.1 布線前仿真

對于球狀矩陣排列（BGA）封裝的高速SERDES的扇出，在布線之前，為了提升芯片上通道之間的隔離度，使用了新的扇出方式，需要電磁仿真驗證新的SERDES 通道布線方法。

對于SERDES通道在PCB上的走線，有兩種可選的方式：

(1)使用帶背鉆的過孔，從PCB的第一層到PCB的第三層，之后在PCB第三層走一小段距離之后，再使用背鉆過孔，回到PCB第一層。

(2)使用通孔從PCB第一層到PCB的底層。

對兩種方案進(jìn)行建模分析，如圖4所示。通過對比兩種方案的的阻抗連續(xù)性圖，如圖5所示，可知方案二的阻抗連續(xù)性優(yōu)于方案一的阻抗連續(xù)性，因此第二種方案是優(yōu)選的。通過對比兩種方案的模型可知，背鉆（back drilling）后會留下過孔殘樁（stub），如圖6所示，從而惡化阻抗的連續(xù)性。

2.2 布線后仿真

在完成布線后，選用了18層100 mil厚的PCB。在走線的過程中，遇到了以下的問題：

(1)由于BGA扇出位置空間有限，使用“地-信號-信號-地”的方式的過孔從PCB的頂層到底層扇出的過程中，地過孔的相對位置必須被折彎，如圖7所示，這就需要通過仿真來確定過孔參數(shù)，從而得到差分100 Ω的過孔。

(2)彎折的過孔會導(dǎo)致并排扇出的SERDES通道之間的串?dāng)_增大。

(3)設(shè)計中的差分過孔的參數(shù)為5 mil的直徑，但加工中對于100 mil厚的PCB，至少使用6 mil的過孔。使用6 mil的過孔會導(dǎo)致SERDES通道走線阻抗不匹配，從而也會增大通道之間的串?dāng)_問題。

為了評估通道的性能，使用三維全波電磁仿真工具對通道進(jìn)行建模，在抽取多通道的S參數(shù)之后，使用SERDES通道仿真方法，比如JCOM仿真等方法衡量通道信號質(zhì)量。

2.2.1 過孔的三維建模與仿真

為了設(shè)計扇出位置的差分100 Ω過孔，將過孔進(jìn)行三維建模，并且優(yōu)化過孔參數(shù)，仿真結(jié)果如圖8所示。根據(jù)仿真結(jié)果可知，5 mil的過孔孔徑為優(yōu)選值，但對于100 mil厚的PCB，最小可選孔徑為6 mil，因此6 mil孔徑為最終的設(shè)計值。然而6 mil的孔徑會帶來11.5 Ω的阻抗失配，因此需要通道仿真驗證過孔的失配SERDES性能的影響。

2.2.2 SERDES通道的建模與仿真

為了驗證過孔的阻抗不連續(xù)以及多通道之間串?dāng)_對通道性能的影響，對SERDES通道進(jìn)行建模，如圖9所示。通道由3部分組成：發(fā)射端和接收端的扇出過孔以及PCB走線?？紤]到過孔孔徑的加工誤差，最終結(jié)果將包括5 mil、6 mil和7 mil的孔徑的仿真結(jié)果，如表1所示。

在完成通道仿真后，結(jié)合SERDES芯片JCOM模型進(jìn)行鏈路的仿真。發(fā)送端具有3階離散線性均衡（FFE）；接收端具有最大9 dB連續(xù)時間線性均衡(CTLE)以及3階判據(jù)反饋均衡(DFE)，仿真結(jié)果如表2所示。

在JESD204的C類標(biāo)準(zhǔn)中，如果JCOM的仿真結(jié)果的品質(zhì)因數(shù)超過2 dB，則認(rèn)為通道符合設(shè)計規(guī)范的要求。根據(jù)表2中的結(jié)果可知，在7 mil孔徑及有串?dāng)_的情況下，通道品質(zhì)因數(shù)為3.82 dB，高于設(shè)計規(guī)范的要求，因此可以認(rèn)為通道的設(shè)計滿足在25 Gbps速率下10-15鏈路誤碼率的要求。

3 結(jié)論

通過25 Gbps的SERDES鏈路設(shè)計的實例，介紹了如何應(yīng)用三維電磁仿真工具以及鏈路仿真工具，在SERDES通道設(shè)計的不同階段提供設(shè)計指導(dǎo)。

在布線前，通過對設(shè)計方案進(jìn)行三維電磁建模，選擇使用從頂層到底層的過孔作為扇出方案。在完成布線后，對通道進(jìn)行三維電磁建模，找到過孔設(shè)計的最優(yōu)值，但是最優(yōu)值無法工程實現(xiàn)。采用工程可實現(xiàn)的優(yōu)選值，又無法直接衡量其應(yīng)用的風(fēng)險。通過JCOM的鏈路仿真，驗證優(yōu)選值可以滿足JESD204C的規(guī)范要求。