基于verilog的FPGA中上電復(fù)位設(shè)計

我知道，我對與電子有關(guān)的所有事情都很著迷，但不論從哪個角度看，今天的現(xiàn)場可編程門陣列(FPGA)，都顯得“鶴立雞群”，真是非常棒的器件。如果在這個智能時代，在這個領(lǐng)域，想擁有一技之長的你還沒有關(guān)注FPGA，那么世界將拋棄你，時代將拋棄你。

在實際設(shè)計中，由于外部阻容復(fù)位時間短，可能無法使FPGA內(nèi)部復(fù)位到理想的狀態(tài)，所以今天介紹一下網(wǎng)上流行的復(fù)位邏輯。

在基于verilog的FPGA設(shè)計中，我們常?？梢钥吹揭韵滦问降倪M(jìn)程：

信號rst_n用來對進(jìn)程中所用變量的初始化，這個復(fù)位信號是十分重要的，如果沒有復(fù)位，會導(dǎo)致一些寄存器的初始值變得未知，如果此時FPGA就開始工作的話，極易導(dǎo)致錯誤。

那么，這個復(fù)位信號來自何處？難道我們做好的系統(tǒng)，每次上電后都要手動按一下reset按鈕么？

答案是否定的！這個復(fù)位信號其實是由特定的程序來產(chǎn)生的，系統(tǒng)每次上電，都會由該程序產(chǎn)生一個復(fù)位信號，從而避免了手動復(fù)位。

復(fù)位的方案很多，下面介紹一個簡單方案。

clk：50M時鐘輸入

rst_n：異步復(fù)位輸入

sys_rst_n：系統(tǒng)全局同步復(fù)位信號

第一個進(jìn)程用來延時，當(dāng)上電后，延時100ms，以保證FPGA內(nèi)部達(dá)到穩(wěn)定狀態(tài)；此時sys_rst_n始終為0，也就是系統(tǒng)時鐘處于復(fù)位狀態(tài)中；2.當(dāng)100ms延時結(jié)束后，sys_rst_n與系統(tǒng)時鐘同步釋放，即sys_rst_n拉高，復(fù)位結(jié)束，系統(tǒng)開始正常工作。