同步時(shí)序設(shè)計(jì)時(shí)應(yīng)注意的幾大要點(diǎn)

同步時(shí)序設(shè)計(jì)時(shí)一下事項(xiàng)應(yīng)值得注意：

異步時(shí)鐘域的數(shù)據(jù)轉(zhuǎn)換。

組合邏輯電路的設(shè)計(jì)方法。

同步時(shí)序電路的時(shí)鐘設(shè)計(jì)。

同步時(shí)序電路的延遲。

同步時(shí)序電路的延遲最常用的設(shè)計(jì)方法是用分頻或者倍頻的時(shí)鐘或者同步計(jì)數(shù)器完成所需的延遲，對(duì)比較大的和特殊定時(shí)要求的延時(shí)，一般用高速時(shí)鐘產(chǎn)生一個(gè)計(jì)數(shù)器，根據(jù)計(jì)數(shù)產(chǎn)生延遲;對(duì)于比較小的延遲，可以用D觸發(fā)器打一下，這樣不僅可以使信號(hào)延時(shí)了一個(gè)時(shí)鐘周期，而且完成了信號(hào)與時(shí)鐘的初次同步。在輸入信號(hào)采樣和增加時(shí)序約束余量中使用。

另外，還有用行為級(jí)方法描述延遲，如“#5 a<=4’0101;”這種常用于仿真測(cè)試激勵(lì)，但是在電路綜合時(shí)會(huì)被忽略，并不能起到延遲作用。

Verilog 定義的reg型，不一定綜合成寄存器。在Verilog代碼中最常用的兩種數(shù)據(jù)類型是wire和reg型，一般來說，wire型指定的數(shù)據(jù)和網(wǎng)線通過組合邏輯實(shí)現(xiàn)，而reg型指定的數(shù)據(jù)不一定就是用寄存器實(shí)現(xiàn)。