首款3nm測試芯片成功流片 采用極紫外光刻(EUV)技術

日前，納米電子與數(shù)字技術研發(fā)創(chuàng)新中心 IMEC 與美國楷登電子( Cadence) 公司聯(lián)合宣布，得益于雙方的長期深入合作，業(yè)界首款 3nm 測試芯片成功流片。該項目采用極紫外光刻(EUV)技術，193 浸沒式(193i)光刻技術設計規(guī)則，以及 Cadence? Innovus? 設計實現(xiàn)系統(tǒng)和 Genus? 綜合解決方案，旨在實現(xiàn)更為先進的 3nm 芯片設計。IMEC 為測試芯片選擇了業(yè)界通用的 64-bit CPU，并采用定制 3nm 標準單元庫及 TRIM 金屬的流程，將繞線的中心間距縮短至 21nm。Cadence 與 IMEC 攜手助力 3nm 制程工藝流程的完整驗證，為新一代設計創(chuàng)新保駕護航。

Cadence Innovus 設計實現(xiàn)系統(tǒng)是大規(guī)模的并行物理實現(xiàn)系統(tǒng)，幫助工程師交付高質量設計，在滿足功耗、性能和面積(PPA)目標的同時縮短產(chǎn)品上市時間。Cadence Genus 綜合解決方案是新一代高容量 RTL 綜合及物理綜合引擎，滿足最新 FinFET 工藝的節(jié)點需求，并將 RTL 設計效率提高達 10 倍。項目期間，EUV 技術及 193i 光刻規(guī)則皆經(jīng)過測試，以滿足所需分辨率;并在兩種不同的圖案化假設下比較了 PPA 目標。

“隨著芯片制程工藝深入到 3nm 節(jié)點，互連參數(shù)顯得愈加關鍵，“IMEC 半導體技術與系統(tǒng)事業(yè)部執(zhí)行副總裁 An Steegan 表示?！蔽覀冊跍y試芯片上投入了大量精力，助力互連參數(shù)的可測量和優(yōu)化，以及 3nm 制程工藝的驗證。同時，Cadence 數(shù)字解決方案也讓 3nm工藝的實現(xiàn)萬事俱備。Cadence 完美集成的工作流讓該解決方案的采納更加簡單，幫助我們的工程設計團隊在開發(fā) 3nm 規(guī)則集的時候保持高效?！?/p>

“IMEC 領先的基礎設施讓生產(chǎn)前創(chuàng)新領先于業(yè)界需求成為可能，是 EDA 行業(yè)的關鍵合作伙伴，“ Cadence 公司全球副總裁兼數(shù)字與簽核事業(yè)部總經(jīng)理Chin-chi Teng博士表示?！拔覀兣c IMEC 的合作在 2015 年成功流片業(yè)界首款 5nm 芯片的基礎上繼續(xù)深化，此次3nm 測試芯片的成功流片標志著全新的里程碑，繼續(xù)引領未來先進節(jié)點移動設計領域的變革。”