電源變壓器工藝之--分布電容

電源變壓器工藝之--分布電容

引言

變壓器繞組繞在磁芯骨架上，特別是饒組的層數(shù)較多時(shí)，不可避免的會(huì)產(chǎn)生分布電容，由于變壓器工作在高頻狀態(tài)下，那么這些分布電容對(duì)變壓器的工作狀態(tài)將產(chǎn)生非常大的影響，如引起波形產(chǎn)生振蕩，EMC變差，變壓器發(fā)熱等。

所以，我們很有必要對(duì)變壓器的分布電容狠狠的研究一把。

分布電容既然有危害，那么我們就要設(shè)法減小這個(gè)分布電容的影響，首先我們來(lái)分析下分布電容的組成變壓器的分布電容主要分為4個(gè)部分：繞組匝間電容，層間電容，繞組電容，雜散電容，下面我們來(lái)分別介紹。

首先講講繞組匝間電容

我們知道電容的基本構(gòu)成就是兩塊極板，當(dāng)兩塊極板加上適當(dāng)?shù)碾妷簳r(shí)，極板之間就會(huì)產(chǎn)生電場(chǎng)，并儲(chǔ)存電荷。

那么，我們是否可以把變壓器相鄰兩個(gè)繞組看成連個(gè)極板呢？答案是可以的，這個(gè)電容就是繞組匝間電容。

以變壓器初級(jí)繞組為例，當(dāng)直流母線電壓加在繞組兩端時(shí)，各繞組將平均分配電壓，每匝電壓為 Vbus/N，也就是說(shuō)每匝之間的電壓差也是Vbus/N。當(dāng)初級(jí)MOS管開(kāi)關(guān)時(shí)，此電壓差將對(duì)這個(gè)匝間電容反復(fù)的充放電，特別是大功率電源，由于初級(jí)匝數(shù)少，每匝分配的電壓高，那么這個(gè)影響就更嚴(yán)重。

但總的來(lái)說(shuō)，匝間電容的影響相對(duì)于其他的分布電容來(lái)說(shuō)，幾乎可以忽略。

要減小這個(gè)電容的影響，我們可以從電容的定義式中找到答案：

C=εS/4πkd

其中 C:繞組匝間電容量

ε：介電常數(shù)，由兩極板之間介質(zhì)決定

S：極板正對(duì)面積

k：靜電力常量

d：極板間的距離

從上式我們可以看出，可以選用介電常數(shù)較低的漆包線來(lái)減小匝間電容，也可以增大繞組的距離來(lái)減小匝間電容，如采用三重絕緣線。

接下來(lái)講講層間電容

這里的層間電容指的是每個(gè)單獨(dú)繞組各層之間的電容。

我們知道，在計(jì)算變壓器時(shí)，一般會(huì)出現(xiàn)單個(gè)繞組需要繞2層或2層以上，那么此時(shí)的每2層之間都會(huì)形成一個(gè)電場(chǎng)，即會(huì)產(chǎn)生一個(gè)等效電容效應(yīng)，我們把這個(gè)電容稱(chēng)為層間電容。如下圖：

電容C就是層間電容

層間電容是變壓器的分布電容中對(duì)電路影響最重要的因素，因?yàn)檫@個(gè)電容會(huì)跟漏感在MOSFET開(kāi)通于關(guān)閉的時(shí)候，產(chǎn)生振蕩，從而加大MOSFET與次級(jí)Diode的電壓應(yīng)力，使EMC變差。

既然有害處，那么我們就需要想辦法來(lái)克服它，把它的影響降低到可以接受的范圍。

方法一：

參照6樓的公式，在d上作文章，增大繞組的距離來(lái)減小層間電容，最有代表性的就是采用三重絕緣線。

但這個(gè)方法有缺點(diǎn)，因?yàn)榫€的外徑粗了之后，帶來(lái)的后果就是繞線層數(shù)的增加，而這不是我們想看到的。

方法二：

可以通過(guò)選擇繞線窗口比較寬的磁芯骨架，因?yàn)槔@線窗口寬，那么單層繞線可以繞更多的匝數(shù)，也意味著可以有效降低繞線的層數(shù)，那么層間電容就有效降低了。

這個(gè)是最直接的，也是最有效的。

但同樣有缺點(diǎn)，選擇磁芯骨架要受到電源結(jié)構(gòu)尺寸的限制。

方法三：

可以在變壓器的繞線工藝上來(lái)作文章

可以采用交叉堆疊繞法來(lái)降低層間電容，如下圖

此種繞法有個(gè)顯著缺點(diǎn)，會(huì)增加初次級(jí)之間的耦合面積，也就是說(shuō)會(huì)加大初次級(jí)繞組之間的電容，使EMC變差，有點(diǎn)得不償失的感覺(jué)。

方法四：

還是在繞制工藝上作文章

先來(lái)看普通的繞法

如上圖，這個(gè)是我們常用的繞法（也叫U形繞法），我們可以清楚的看到，第1匝與第2N匝之間的壓差將非常大，在初中我們學(xué)過(guò)的物理上有講，Q=C*U，壓差越大，那么在這個(gè)電容上儲(chǔ)存的電荷就越多，那么這個(gè)地方的干擾電壓斜率將非常大，也就是說(shuō)在這個(gè)地方形成的干擾就越大。

我們可以采用Z形繞法來(lái)降低這個(gè)影響

Z形繞法（也叫折疊繞法）如下

從上圖我們可以看到，此種繞法可以顯著降低電壓斜率，對(duì)EMC時(shí)非常有利的。

缺點(diǎn)就是繞制工藝相對(duì)復(fù)雜點(diǎn)。

最后來(lái)說(shuō)說(shuō)繞組電容

顧名思義，繞組電容就是指繞組之間產(chǎn)生的電容，比如說(shuō)初級(jí)繞組Np與次級(jí)繞組Ns之間的電容

此電容由于存在于初次級(jí)繞組之間，對(duì)電路的EMI是相當(dāng)不利的，因?yàn)槌跫?jí)產(chǎn)生的共模電流信號(hào)可以通過(guò)這個(gè)電容耦合到次級(jí)中去，這就造成了非常大的共模干擾；而共模干擾可能會(huì)引起電路噪音或者輸出的不穩(wěn)定。

解決的方法一般就是在初次級(jí)之間加一個(gè)屏蔽層，并且將這個(gè)屏蔽層接到電路中的某點(diǎn)，來(lái)降低此電容的影響

一般把這種屏蔽層稱(chēng)為法拉第屏蔽層，一般由銅箔或繞組構(gòu)成

在用銅箔時(shí)，我們一般用0.9T,或者1.1T，不選擇1T，因?yàn)?T的話，容易短路。

那為何不能短路呢，短路會(huì)帶來(lái)什么樣的后果？

將磁力線短路了，那么電感就接近零，再反射到初級(jí)，那么初級(jí)的電感也為零，這個(gè)時(shí)候初級(jí)是通電的，結(jié)果……“砰”就炸機(jī)了。