Vivado中綜合實現(xiàn)和出bit文件步驟教程

本文詳解綜合實現(xiàn)和出bit文件。各Block都搭建完成后，選中這個bd右鍵，Generate Output Products主要是把IP參數(shù)和連接信息update到project中，同時也會檢查錯誤。（一般synth也會更新，但是有目標的update下更放心）

沒有錯誤的話，再右鍵Create HDL Wrapper，給整個bd加個hdl的殼。（因為綜合工具不處理原理圖bd，所以再次倒騰回hdl的code模式）

我的project會報這個警告。是BRAM的連接端口不匹配，我自己的IP中BRAM類型是OTHER，可以自己雙擊BRAM_Port端口把MasterType類型改成BRAM_CTRL，就不報warning了。

先Run Synthesis，在Run Implementation，最終Generate Bitstream。建議一步一步來，工程大，電腦配置又不頂尖的話，耗時會非常長。一步步來，逐步把錯誤消了。

上面的Simulation和Debug是兩個比較重要的調(diào)試環(huán)節(jié)，后面章節(jié)單獨介紹。