思爾芯如何面對大模型芯片的復(fù)雜挑戰(zhàn)？

在大語言模型時(shí)代，急劇增長的底層算力需求和多樣化的創(chuàng)新應(yīng)用催生了芯片行業(yè)的新機(jī)遇。往往機(jī)遇與挑戰(zhàn)并存，我們又該如何面對？近日，“從設(shè)計(jì)到量產(chǎn)，大模型算力芯片IP和IC定制技術(shù)研討會(huì)”在北京、上海、深圳成功舉辦。在此次研討會(huì)上，思爾芯副總裁陳正國發(fā)表了精彩演講。他強(qiáng)調(diào)：“大模型算力芯片設(shè)計(jì)往往呈現(xiàn)出幾個(gè)特征，多核架構(gòu)設(shè)計(jì)規(guī)模更龐大，內(nèi)存帶寬與內(nèi)存容量需求更高、芯片功能與內(nèi)部結(jié)構(gòu)更復(fù)雜等等，因此對數(shù)字驗(yàn)證EDA解決方案提出了更高的要求。”

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復(fù)雜多核、復(fù)雜拓?fù)?、?fù)雜挑戰(zhàn)

首先，大模型算力芯片往往包括性能強(qiáng)勁的CPU，還包括GPU（圖形處理單元）、NPU（神經(jīng)網(wǎng)絡(luò)處理單元）和DPU（數(shù)據(jù)處理單元）等多核結(jié)構(gòu)，功能更復(fù)雜，對安全性的要求也更高，這就對芯片設(shè)計(jì)、驗(yàn)證和測試提出了更大的挑戰(zhàn)。例如，考慮到不同類型的處理單元如何協(xié)同工作，多個(gè)大小核的CPU架構(gòu)在數(shù)據(jù)交互與系統(tǒng)調(diào)試方面變得更為復(fù)雜。此外，對于每種CPU類型，都需要進(jìn)行嚴(yán)格的規(guī)范測試以確保其按照設(shè)計(jì)要求正確運(yùn)行。因此需要幫助開發(fā)者更早發(fā)現(xiàn)錯(cuò)誤，實(shí)現(xiàn)更快的覆蓋率收斂，提升芯片驗(yàn)證的效率。

其次，復(fù)雜的芯片內(nèi)部拓?fù)浣Y(jié)構(gòu)也是一項(xiàng)重要挑戰(zhàn)。隨著大模型算力芯片對高速接口和高吞吐量需求的不斷提升，設(shè)計(jì)者需構(gòu)建高效的數(shù)據(jù)傳輸和通信網(wǎng)絡(luò)。例如，網(wǎng)絡(luò)芯片（NoC）架構(gòu)，由于其能夠支持高速且靈活的通信網(wǎng)絡(luò)，并聯(lián)結(jié)多個(gè)處理和存儲(chǔ)單元，因而不僅需要考慮每個(gè)單元的獨(dú)立性能，更要綜合考量它們之間的通信與協(xié)同工作方式。同時(shí)，Chiplet封裝技術(shù)則要求確保芯片之間可以實(shí)現(xiàn)高速的互聯(lián)、寬廣的帶寬、低能耗、低延遲，同時(shí)還要保持傳輸?shù)母呖煽啃?、?qiáng)大的路由功能以及統(tǒng)一的內(nèi)存處理能力等關(guān)鍵指標(biāo)。

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大模型算力芯片呈現(xiàn)出的這些特征，極大地增加了系統(tǒng)級芯片驗(yàn)證的復(fù)雜性。一方面設(shè)計(jì)規(guī)模不斷呈指數(shù)級增長，往往達(dá)到幾十乃至數(shù)百億門；另一方面，多核和異構(gòu)核、軟件內(nèi)容的日益增多，進(jìn)一步加劇了系統(tǒng)驗(yàn)證和測試的復(fù)雜度和耗時(shí)性。

如何加強(qiáng)功能驗(yàn)證的覆蓋率和提高驗(yàn)證效率就成了關(guān)鍵因素，它們直接影響到芯片產(chǎn)品的最終成功。面對“如何確保設(shè)計(jì)正確芯片”，以及“確保芯片設(shè)計(jì)正確”，思爾芯公司憑借多年的技術(shù)沉淀，已經(jīng)構(gòu)建了一套完善的數(shù)字芯片前端EDA解決方案，包含架構(gòu)設(shè)計(jì)、軟件仿真、硬件仿真、原型驗(yàn)證、調(diào)試工具等，并支持全面上云，滿足多種芯片驗(yàn)證場景的技術(shù)需要。

02

如何面對大模型芯片的設(shè)計(jì)挑戰(zhàn)？

“一個(gè)好的架構(gòu)往往是芯片成功的一半?！标愓龂谘葜v中說道?！皞鹘y(tǒng)的架構(gòu)設(shè)計(jì)往往依賴于經(jīng)驗(yàn)豐富的架構(gòu)工程師的經(jīng)驗(yàn)和專業(yè)知識(shí)。然而，隨著芯片的復(fù)雜性和規(guī)模的增加，這種傳統(tǒng)方法已經(jīng)無法滿足當(dāng)前的需求。這就要求引入更專業(yè)、更先進(jìn)的EDA工具來應(yīng)對新的挑戰(zhàn)?！? 在這方面，思爾芯的芯神匠架構(gòu)設(shè)計(jì)提供了一個(gè)建模、分析、仿真和軟硬件協(xié)作的平臺(tái)，在設(shè)計(jì)之初就實(shí)現(xiàn)周密的架構(gòu)探索。

在硬件設(shè)計(jì)方面，可以根據(jù)模型庫快速模擬不同理器內(nèi)核、總線類型、存儲(chǔ)、仲裁機(jī)制等配置，運(yùn)行仿真，直至得到理想的滿足性能和功能的指標(biāo)的系統(tǒng)架構(gòu)。

在軟件設(shè)計(jì)方面，該軟件還幫助工程師評估設(shè)計(jì)質(zhì)量、激勵(lì)機(jī)制、配置以及功耗對整體設(shè)計(jì)的影響，從而優(yōu)化整個(gè)系統(tǒng)的性能和效率。

在性能優(yōu)化方面，支持分析總線通信量、端到端延時(shí)、系統(tǒng)吞吐率、最大化內(nèi)存命中率等。

在功耗分析方面，該軟件能夠測量并分析最大瞬時(shí)功耗和平均功耗，以及不同任務(wù)執(zhí)行下的能耗情況，幫助工程師在設(shè)計(jì)階段就預(yù)見和優(yōu)化能耗問題。

在功能安全方面，尤其是在汽車電子應(yīng)用中，這款軟件能夠提供符合ISO-26262和DO-254標(biāo)準(zhǔn)的分析結(jié)果，通過故障注入的方式，檢驗(yàn)硬件失效、軟件失效、網(wǎng)絡(luò)失效、RTOS失效、功耗失效等狀態(tài)下的系統(tǒng)反應(yīng)，這對于設(shè)計(jì)符合相關(guān)行業(yè)安全標(biāo)準(zhǔn)的芯片至關(guān)重要。

陳正國表示：“當(dāng)我們確定了芯片系統(tǒng)架構(gòu)后，就轉(zhuǎn)入代碼編寫、IP集成測試、系統(tǒng)驗(yàn)證、軟件驗(yàn)證等階段，思爾芯提供數(shù)字芯片驗(yàn)證的重要法寶——軟件仿真（芯神馳）、硬件仿真（芯神鼎）、原型驗(yàn)證系統(tǒng)（芯神瞳），幫助用戶加速其芯片驗(yàn)證的效率。”

芯神馳軟件仿真是思爾芯打造的一款多語言混合、高性能的商用數(shù)字仿真器，并覆蓋了當(dāng)前主流的設(shè)計(jì)與驗(yàn)證語言標(biāo)準(zhǔn)。并采用創(chuàng)新架構(gòu)算法，具備高效的仿真和約束求解能力，能夠應(yīng)對數(shù)億門級的超大規(guī)模數(shù)字設(shè)計(jì)仿真。

思爾芯還與國微芯展開深度合作，比如：一方面聯(lián)合芯神馳仿真軟件平臺(tái)和國微芯的模擬仿真工具，通過標(biāo)準(zhǔn)VPI接口協(xié)同工作，實(shí)現(xiàn)了高效的數(shù)?；旌戏抡?；另一方面與國微芯的形式驗(yàn)證工具相結(jié)合，通過芯神馳仿真軟件輸出覆蓋率報(bào)告，形式驗(yàn)證工具進(jìn)行分析并報(bào)告出理論可達(dá)，當(dāng)前測試激勵(lì)未覆蓋的部分，并自動(dòng)生成測試激勵(lì)，進(jìn)而提升總體的驗(yàn)證覆蓋率。

陳正國還介紹到，為應(yīng)對芯片設(shè)計(jì)中算力需求不均衡的問題，思爾芯還與騰訊云合作，將軟件仿真工具部署至云端，不僅提升了仿真并行運(yùn)行效率，縮短了測試周期，還解決算力需求的波動(dòng)性的問題。

雖然軟件仿真能夠高效地模擬和分析設(shè)計(jì)的邏輯和功能，但它通常無法完全捕捉到硬件在實(shí)際物理環(huán)境中的細(xì)微差異和潛在問題，這就需要用到硬件仿真。

陳正國介紹到，思爾芯的芯神鼎硬件仿真是我們自主研發(fā)的一款全自動(dòng)、全可視的企業(yè)級硬件仿真系統(tǒng)，憑借多項(xiàng)自主知識(shí)產(chǎn)權(quán)的核心技術(shù)，提供了針對超大規(guī)模集成電路驗(yàn)證的高效解決方案。芯神鼎提供了便捷易用的軟件系統(tǒng)，集成編譯、運(yùn)行、調(diào)試的完整流程。用戶可依賴它輕松遷移和部署設(shè)計(jì)，享受 AI 驅(qū)動(dòng)的全自動(dòng)編譯、MHz 級仿真加速、強(qiáng)大的調(diào)試功能、多種仿真驗(yàn)證模式和豐富的 VIP 庫，全面滿足當(dāng)前汽車電子、AI、5G、HPC 等熱門應(yīng)用的芯片設(shè)計(jì)驗(yàn)證需求。

原型驗(yàn)證對于芯片設(shè)計(jì)驗(yàn)證同樣重要。思爾芯的芯神瞳原型驗(yàn)證憑借20年的技術(shù)積累，已成為市場上公認(rèn)的高性能、易擴(kuò)展、成熟可靠的產(chǎn)品。客戶端已成功部署60億門系統(tǒng)，7*24無故障運(yùn)行一年多。通過思爾芯提供完整的EDA解決方案，如自動(dòng)設(shè)計(jì)編譯與分割軟件、遠(yuǎn)程控制與管理工具、多FPGA并行調(diào)試軟件，以及豐富的外設(shè)接口子卡、內(nèi)存模型、降速橋方案等，提升驗(yàn)證效率，縮短芯片的驗(yàn)證周期。

在自動(dòng)化和高性能方面，芯神瞳的優(yōu)勢尤為突出。它的全自動(dòng)編譯流程可以一鍵處理從RTL代碼直至Bitstream生成的流程，支持多種時(shí)分復(fù)用技術(shù)、總線切割技術(shù)等，大大提升了原型驗(yàn)證效率。系統(tǒng)級STA工具提供了完整的系統(tǒng)延時(shí)報(bào)告，包括用戶設(shè)計(jì)、TDM IP、板級走線、互連線纜等延時(shí)模型，加速用戶的性能迭代與優(yōu)化。

03

精準(zhǔn)芯策略加速大模型芯片開發(fā)

思爾芯作為國內(nèi)首家數(shù)字EDA供應(yīng)商，面向大模型芯片開發(fā)已提供高效的技術(shù)方案和戰(zhàn)略布局。圍繞精準(zhǔn)芯策略（Precision Chip Strategy, PCS），通過異構(gòu)驗(yàn)證方法，以及并行驅(qū)動(dòng)、左移周期方法，確保芯片設(shè)計(jì)正確，確保設(shè)計(jì)正確芯片。這不僅是為了應(yīng)對設(shè)計(jì)錯(cuò)誤帶來的高昂成本和錯(cuò)失市場機(jī)會(huì)的風(fēng)險(xiǎn)，更是為了滿足大模型芯片開發(fā)中不斷變化的市場需求和技術(shù)挑戰(zhàn)。

芯片開發(fā)一直以來都在強(qiáng)調(diào)設(shè)計(jì)的準(zhǔn)確性，流片失敗不僅會(huì)導(dǎo)致高額的成本損失，還可能使企業(yè)錯(cuò)過重要的市場窗口。觀察整個(gè)芯片開發(fā)流程中，每個(gè)階段的設(shè)計(jì)和驗(yàn)證需求是各不相同的。為了確保每一步都設(shè)計(jì)準(zhǔn)確，就需要充分的仿真和驗(yàn)證。

為此，思爾芯的異構(gòu)驗(yàn)證方法整合了架構(gòu)設(shè)計(jì)（芯神匠）、軟件仿真（芯神馳）、硬件仿真（芯神鼎）以及原型驗(yàn)證（芯神瞳）等多種先進(jìn)仿真與驗(yàn)證技術(shù)，針對不同階段采用相應(yīng)的設(shè)計(jì)與驗(yàn)證策略。并通過使用通用數(shù)字電路調(diào)試軟件（芯神覺）和豐富的外置應(yīng)用庫/降速橋/VIP，建立統(tǒng)一的設(shè)計(jì)、驗(yàn)證與調(diào)試環(huán)境。從而在短時(shí)間內(nèi)高效實(shí)現(xiàn)“確保芯片設(shè)計(jì)正確”的目標(biāo)。

在傳統(tǒng)的工作流程中，許多關(guān)鍵環(huán)節(jié)，如軟件開發(fā)和系統(tǒng)認(rèn)證，只能在流片回來上板后才能進(jìn)行。然而，隨著大模型芯片開發(fā)的快速演進(jìn)，若是流片后才發(fā)現(xiàn)早期的規(guī)格或架構(gòu)錯(cuò)誤，或是并不符合市場需求，就會(huì)導(dǎo)致巨大的損失。思爾芯通過“并行周期，左移周期”方法改變了這一點(diǎn)，即在設(shè)計(jì)初期就開始并行工作流程。使用思爾芯的芯神匠架構(gòu)設(shè)計(jì)軟件，團(tuán)隊(duì)能在設(shè)計(jì)初期就進(jìn)行高效規(guī)劃和架構(gòu)設(shè)計(jì)。

隨后，通過芯神瞳原型驗(yàn)證與芯神匠架構(gòu)設(shè)計(jì)的協(xié)同建模，可以提前進(jìn)行軟件開發(fā)和客戶演示，甚至提前完成各種認(rèn)證。這種方法大大縮短了開發(fā)時(shí)間，同時(shí)實(shí)現(xiàn)了設(shè)計(jì)和驗(yàn)證過程的時(shí)間提前，即“左移”，從而又快又好地實(shí)現(xiàn)“確保設(shè)計(jì)正確芯片”。 通過這些設(shè)計(jì)方法和工具，思爾芯幫助客戶大大加速大模型芯片的設(shè)計(jì)過程，確保設(shè)計(jì)正確芯片，確保芯片設(shè)計(jì)正確，在激烈的芯片市場中獲得競爭優(yōu)勢。

審核編輯：劉清