極低抖動頻率綜合器的多速率時間戳建模

繼實現(xiàn)振蕩器閃爍相噪理論統(tǒng)一后，我們再次實現(xiàn)頻率綜合器的相噪理論一統(tǒng)。

引入全新的 “雙z變量多速率時間戳建?！?，將幾乎全部頻率鎖定技術(shù)（特別是極低抖動，高帶寬），如：亞/采樣模擬PLL，全數(shù)字PLL，注入鎖定/電荷分享鎖定，納入到統(tǒng)一的理論框架，為設(shè)計6G通信所需的sub-50fs抖動頻綜，提供系統(tǒng)的理論指導(dǎo)。

我們認為，基于ADC的ADPLL和電荷分享鎖定技術(shù)，將是極低抖動的先進CMOS工藝頻綜的重要發(fā)展趨勢。

（特別地，基于新模型，我們厘清了經(jīng)典架構(gòu) “亞采樣鎖相環(huán)” 中長期存在的關(guān)于 “電荷泵噪聲不被放大N^2倍” 的理論迷思(myth)。）

1.雙z變量多速率時間戳建?；A(chǔ)

2.極低抖動，高帶寬APLL建模

3.電荷分享鎖定，注入鎖定建模

4.計算結(jié)果和時域仿真結(jié)果驗證