RK3588存儲器的PCB設(shè)計建議

1.1 DDR模塊電路的PCB設(shè)計建議

1、DDR電路簡介

RK3588 DDR 控制器接口支持 JEDEC SDRAM 標(biāo)準(zhǔn)接口，原理電路16位數(shù)據(jù)信號如圖8-1所示，地址、控制信號如圖8-2所示，電源信號如圖8-3所示。電路控制器有如下特點：

① 兼容 LPDDR4/LPDDR4X/LPDDR5 標(biāo)準(zhǔn)。

② 支持 64bits 數(shù)據(jù)總線寬度，由 4 個 16bits 的 DDR 通道組成，每個通道容量最大尋址地址 8GB；4個通道容量可支持總?cè)萘窟_(dá)到 32GB。

③ 兩個 16bits 組成一個 32bits 通道，2 個 32bits 通道(即圖紙中 CH0、CH1 通道)不能采用不同容量的顆粒配置，如 4GB+2GB。

④ 支持 Power Down、Self Refresh 等模式。

⑤ 具有動態(tài) PVT 補(bǔ)償?shù)目?a href="http://wenjunhu.com/v/tag/1315/" target="_blank">編程輸出和 ODT 阻抗調(diào)整。

2、DDR電路設(shè)計建議

① RK3588 DDR PHY 和各 DRAM 顆粒原理圖保持與瑞芯微原廠設(shè)計一致性，包含DDR電源部分的去耦電容。

② K3588 可支持 LPDDR4/LPDDR4X、LPDDR5，這些 DRAM 具有不同 I/O 信號，根據(jù) DRAM 類型選擇對應(yīng)的信號。

③ DQ，CA 順序全部不支持對調(diào)，如果PCB布線需要調(diào)整管腳，與瑞芯微原廠FAE溝通。

④ LPDDR4/4x/LPDDR5 的顆粒 ZQ 必須接 240ohm 1%到 VDDQ_DDR_S0 電源上。

⑤ LPDDR4/4x 的顆粒 ODT_CA 必須接 10Kohm 5%到 VDD2_DDR_S3 電源上。

⑥ 內(nèi)置 Retention 功能，DDR 進(jìn)入自刷新期間，DDR 控制器端 DDR_CH_VDDQ_CKE 的電源腳需要保持供電，其它電源可關(guān)閉；DDR 顆粒的 VDDQ 電源在 tCKELCK 關(guān)閉 5ns 后也可以關(guān)閉，其它電源不能關(guān)。

⑦ LPDDR5 引入了 WCK 時鐘；LPDDR5 有兩個工作時鐘，一個是 CK_t 和 CK_c，用于控制命令、地址的操作。一個是 WCK_t 和 WCK_c，WCK 可以是 CK 頻率的 2 倍或 4 倍運(yùn)行；當(dāng) Write 時，WCK 是時鐘也是 Write datastrobe；當(dāng) Read 時，WCK 是 DQ 和 RDQS 的時鐘，RDQS 是 Read data strobe 信號。

⑧ RK3588 支持 DVFSC Mode(運(yùn)行 LPDDR5 時)，DVFSC 模式支持在 VDD2L(0.9V)和 VDD2H(1.05V)兩個電壓之間進(jìn)行切換，即高頻運(yùn)行時采用 VDD2H 電壓工作，低頻運(yùn)行時采用 VDD2L 電壓工作。

3、DDR 拓?fù)浣Y(jié)構(gòu)與匹配方式設(shè)計

① LPDDR4/4x 2 顆 32bit 時，DQ、CA 采用點對點拓?fù)浣Y(jié)構(gòu)，如圖8-4所示，匹配方式為LPDDR4 顆粒 DQ、CLK、CMD、CA 都支持 ODT，全部點對點連接即可。

② LPDDR5 2 顆 32bit 時，DQ、CA 采用點對點拓?fù)浣Y(jié)構(gòu)，如圖8-5所示，匹配方式為LPDDR5 顆粒 DQ、CLK、CMD、CA 都支持 ODT，全部點對點連接即可。

4、DDR 電源設(shè)計和上電時序要求

① RK3588 DDR PHY 供電電源匯總?cè)绫?-1所示：

②LPDDR4/4x/LPDDR5 顆粒供電電源匯總?cè)绫?-2所示：

5、DDR 電源設(shè)計電路建議

(1) 采用雙 PMIC 電源方案時供電電路

① 采用瑞芯微配套PMIC 型號為 RK806-2，務(wù)必注意，根據(jù)實際使用 DRAM 顆粒，同步修改 PMIC2 RK806-2FB9（pin66）的分壓電阻阻值，使得 VDDQ_DDR_S0 輸出電壓與顆粒相匹配，如圖8-6所示。

② 采用瑞芯微配套PMIC 型號為RK806-2，務(wù)必注意，根據(jù)實際使用DRAM顆粒，同步修改PMIC2 RK806-2FB9（pin66）的分壓電阻阻值，使得VDD2_DDR_S3輸出電壓與顆粒相匹配，如圖8-7所示。

(2) 采用單 PMIC 電源方案時供電電路

① 采用瑞芯微配套PMIC 型號為 RK806-1，務(wù)必注意，根據(jù)實際使用 DRAM 顆粒，同步修改 PMIC RK806-1FB9（pin66）的分壓電阻阻值，使得 VDDQ_DDR_S0 輸出電壓與顆粒相匹配，如圖8-8所示。

② 采用瑞芯微配套PMIC型號為RK806-1，務(wù)必注意，根據(jù)實際使用DRAM 顆粒，同步修改PMIC RK806-1 FB6（pin31）的分壓電阻阻值，使得VDD2_DDR_S3輸出電壓與顆粒相匹配，如圖8-9所示。

③ 瑞芯微原廠RK3588電路圖紙參考模板里提供了LPDDR4 和 LPDDR4x 兼 容 設(shè) 計,需要注意的是：必須根據(jù)實際物料選擇相應(yīng)的電路。貼 LPDDR4 顆粒時，只需要貼 R3811 電阻，R3808 不貼；貼 LPDDR4x 顆粒時，只需要貼 R3808 電阻，R3811 不貼，如圖8-10所示。

6、DDR電路疊層與阻抗設(shè)計

(1) 8層通孔板1.6mm厚度疊層與阻抗設(shè)計

在8層通孔板疊層設(shè)計中，頂層信號L1的參考平面為L2，底層信號L8的參考平面為L7。建議層疊為TOP-Gnd-Signal-Power-Gnd-Signal-Gnd-Bottom，基銅厚度建議全部采用 1oZ，厚度為1.6mm。詳細(xì)的疊層與阻抗設(shè)計過程見白皮書第2章。板厚推薦疊層如圖8-11所示，阻抗線寬線距如圖8-12所示。

(2) 10層1階HDI板1.6mm厚度疊層與阻抗設(shè)計

在10層1階板疊層設(shè)計中，頂層信號L1的參考平面為L2，底層信號L10的參考平面為L9。建議層疊為TOP-Signal/Gnd-Gnd/Power-Signal-Gnd/Power-Gnd/Power-Gnd/Power-Signal-Gnd-Bottom，其中L1，L2，L9，L10，建議采用1oZ，其它內(nèi)層采用HoZ。詳細(xì)的疊層與阻抗設(shè)計過程見白皮書第2章。板厚推薦疊層如圖8-13所示，阻抗線寬線距如圖8-14所示。

(3) 10層2階HDI板1.6mm厚度疊層與阻抗設(shè)計

在10層2階板疊層設(shè)計中，頂層信號L1的參考平面為L2，底層信號L10的參考平面為L9。建議層疊為TOP-Gnd-Signal-Gnd-Power-Signal/Pow -Gnd-Signal-Gnd-Bottom，其中L1，L2，L3，L8，L9，L10，建議采用1oZ，其它內(nèi)層采用HoZ。細(xì)的疊層與阻抗設(shè)計過程見白皮書第2章。板厚推薦疊層如圖8-15所示，阻抗線寬線距如圖8-16與8-17所示。

7、DDR電路阻抗線與阻抗要求

①所有通道數(shù)據(jù)DQ、DM單端信號阻抗40歐姆，如果疊層無法滿足40歐目標(biāo)阻抗，至少保證阻抗?jié)M足45ohm±10%，40歐目標(biāo)阻抗信號余量會更大，45歐目標(biāo)阻抗信號余量會更小，如圖8-18所示。

② 所有通道地址、控制單端信號阻抗40歐姆，如圖8-19所示。

③ CKE單端信號阻抗50歐姆，如圖8-20所示。

3、所有通道數(shù)據(jù)鎖存信號DQS與時鐘差分信號阻抗80歐姆，如果疊層無法滿足80歐目標(biāo)阻抗，至少保證阻抗?jié)M足90ohm ±10%，如圖8-21所示。

8、 DDR電路PCB布局布線要求

① 由于RK3588 DDR接口速率最高達(dá)4266Mbps，PCB 設(shè)計難度大，所以強(qiáng)烈建議使用瑞芯微原廠提供的 DDR模板和對應(yīng)的 DDR 固件。DDR 模板是經(jīng)過嚴(yán)格的仿真和測試驗證后發(fā)布的。在單板PCB設(shè)計空間足夠的情況下，優(yōu)先考慮留出DDR電路模塊所需要的布局布線空間，拷貝瑞芯微原廠提供的 DDR 模板，包含芯片與DDR顆粒相對位置、電源濾波電容位置、鋪銅間距等完全保持一致。如圖8-22至8-29所示。

② 如果自己設(shè)計 PCB，請參考以下PCB 設(shè)計建議，強(qiáng)烈建議進(jìn)行仿真優(yōu)化，然后與瑞芯微原廠FAE進(jìn)行確認(rèn),確認(rèn)沒問題以后在進(jìn)行打樣調(diào)試。

● CPU 管腳，對應(yīng)的 GND 過孔數(shù)量，建議嚴(yán)格參考模板設(shè)計，不能刪減 GND 過孔。8 層通孔的 PCB模板，CPU 管腳 GND 過孔設(shè)計如圖8-30所示，黃色為DDR管腳信號，地管腳為紅色。

● 信號換層前后，參考層都為GND平面時，在信號過孔25mil（過孔和過孔的中心間距）范圍內(nèi)需要添加 GND 回流過孔(黃色為DDR信號，紅色為GND信號)，改善信號回流路徑，GND 過孔需要把信號換層前后 GND 參考平面連接起來。一個信號過孔，至少要有一個 GND 回流過孔，盡可能增加 GND 回流過孔數(shù)量，可以進(jìn)一步改善信號質(zhì)量，如圖8-31所示。

● GND過孔和信號過孔的位置會影響信號質(zhì)量，建議GND過孔和信號過孔交叉放置如圖8-32所示，雖然同樣是4個GND回流過孔，4個信號過孔在一起的情況要避免，這種情況下過孔的串?dāng)_最大。

● 8層板，建議 DDR 信號走第一層、第六層、第八層。DQ、DQS、地址和控制信號、CLK 信號都參考完整的GND 平面。如果 GND 平面不完整，將會對信號質(zhì)量造成很大的影響。

● 如圖8-33所示，當(dāng)過孔導(dǎo)致信號參考層破裂時，可以考慮用 GND 走線優(yōu)化下參考層，改善信號質(zhì)量。

● 繞線自身的串?dāng)_會影響信號延時，走線繞等長時注意按圖8-34所示。

蛇形線是Layout中經(jīng)常使用的一類走線方式。其主要目的就是為了時序匹配。設(shè)計者首先要有這樣的認(rèn)識：蛇形線會破壞信號質(zhì)量，改變傳輸延時，布線時要盡量避免使用。但實際設(shè)計中，為了保證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不得不故意進(jìn)行繞線。走差分線的時候應(yīng)該注意盡量增加平行線段的距離(S），一般要求至少大于3W。

● 在做等長時，需要考慮過孔的延時，如圖8-35所示。

● 非功能焊盤會破壞銅皮，以及增大過孔的寄生電容，需要刪除過孔的非功能焊盤，做無盤設(shè)計。

● 走線距離過孔越近，參考平面越差，走線距離過孔鉆孔距離建議≧8mil，有空間的地方增大間距。

● 調(diào)整過孔位置，優(yōu)化平面的裂縫，不要造成平面割裂，起到改善回流路徑的作用，如圖8-36所示。

● DQS、CLK、WCLK 信號需要做包地處理，包地線或銅皮建議每隔≦400mil，打一個 GND 過孔，如圖8-37所示。

● 對于 VDD_DDR 電源，DCDC 區(qū)域電源換層時，建議打≧6 個 0503 過孔。

● 對于 VDDQ_DDR 電源，DCDC 區(qū)域電源換層時，建議打≧6 個 0503 過孔。

● 對于 VDD2_DDR 電源，DCDC 區(qū)域電源換層時，建議打≧6 個 0503 過孔。

● 對于 VDD1_1V8_DDR 電源，電源平面換層時，建議至少打≧2 個 0402 過孔。

● 每個電容焊盤建議至少一個過孔，對于 0603 或者 0805 封裝的電容建議一個焊盤對應(yīng)兩個過孔，過孔的位置要靠近管腳放置，減小回路電感。

9、DDR電路PCB設(shè)計時序要求

由于 8 層板，表層和內(nèi)層都有走線。無論是單端信號還是差分信號，表層走線和內(nèi)層走線，速率有差異。表層走線，單端信號和差分信號速率有差異。內(nèi)層走線，單端信號和差分信號差異較小。過孔速率和走線速率有差異，為了減小速率差異對信號余量的影響，設(shè)計規(guī)則需要按等延時來要求。PCB 設(shè)計時，需要按實際制板的疊層設(shè)置疊層參數(shù)，同時把封裝延時，和過孔延時考慮進(jìn)來，具體的時序要求如表8-3所示。

1.2 EMMC模塊電路的PCB設(shè)計建議

1、EMMC電路簡介

EMMC (Embedded Multi Media Card）是MMC協(xié)會訂立、主要針對手機(jī)或平板電腦等產(chǎn)品的內(nèi)嵌式存儲器標(biāo)準(zhǔn)規(guī)格。EMMC在封裝中集成了一個控制器，提供標(biāo)準(zhǔn)接口并管理閃存。原理電路8位數(shù)據(jù)信號如圖8-38所示，地址、控制信號如圖8-39所示，電源信號如圖8-40所示。RK3588 EMMC 控制器有如下特點：

① 兼容 5.1、5.0、4.51、4.41 規(guī)范。

② 支持 1bit、4bit、8bit 三種數(shù)據(jù)總線寬度。

③ 支持 HS400 模式，向下兼容 HS200、DDR50 等模式。

④ 支持 CMD Queue。

2、EMMC電路設(shè)計建議

RK3588 eMMC 接口和 FSPI Flash（一個復(fù)用口 FSPI_M0）接口復(fù)用，在 eMMC 接口設(shè)計時，eMMC信號接法請按參考圖8-41所示電路圖，包含各路電源去耦電容。使用 eMMC 時，引導(dǎo)代碼放置在 eMMC 里。

3、EMMC電路匹配方式設(shè)計

EMMC 接口上下拉和匹配設(shè)計推薦如表8-4所示。

4、EMMC電路PCB布局布線要求

① EMMC控制器在放置時鐘信號的下拉電阻時要靠近管腳放置；時鐘信號需要包地處理，地線每隔200mil打一個地過孔，如圖8-42所示。

② EMMC的數(shù)據(jù)信號、時鐘信號和控制信號需要控制50ohm阻抗。

③ EMMC個電源管腳的濾波電容靠近對應(yīng)的管腳放置，盡量保證一個管腳一個，如圖8-43所示。

④ 時鐘、數(shù)據(jù)、CMD信號需要做蛇形等長，誤差小于120mil。走線的總長度不要超過3500mil。

⑤ EMMC芯片封裝為0.5pitch的bga封裝，有很多空的管腳，走線可采用經(jīng)過不用的EMMC引腳走線的方式出線，降低對PCB制板間距的要求。

⑥ EMMC所有信號少換層打孔，過孔數(shù)量盡量不要超過兩個，EMMC 信號換層前后，參考層建議都為地平面，在信號過孔 30mil（過孔和過孔的中心間距）范圍內(nèi)建議添加地回流過孔，改善信號回流路徑，地過孔需要把信號換層前后地參考平面連接起來。