Arm Cortex-A53 cache的架構(gòu)解析

一 A53使用經(jīng)典的big-LITTLE架構(gòu)

以下是一張比較早期的經(jīng)典的big-LITTLE的架構(gòu)圖。

圖1

圖2

二 A53的cache配置

L1 data cache TAG

A53的L1 Data cache遵從的是MOESI協(xié)議，如下所示在L1 data cache的tag中存有MOESI的標(biāo)記位。

圖3

MOESI state

圖4

L1 Instruction cache TAG

L1 instruction cache是只讀的，所以也就無(wú)需硬件維護(hù)的多core之間instruction cache的一致性，所以也就無(wú)需組從MOESI協(xié)議，以下展示了 * L1 Instruction cache的TAG，其中標(biāo)記為很少，無(wú)MESI標(biāo)記位。

圖5

三 cache的層級(jí)結(jié)構(gòu)：

• L1 cache是private的在core中。
• L2 cache是share的在cluster中。

圖6

四 L2 memory System系統(tǒng)介紹

在bit.LITTLE架構(gòu)中，在Cluster中，有一個(gè)SCU單元，SCU單元主要是執(zhí)行和維護(hù)L1 cache的一致性(MESI協(xié)議或其變體如MOESI協(xié)議)。

圖7

在L2 Memory System的中，除了包含L2 cache，也會(huì)包含L1 Duplicate tag RAM(這里指的其實(shí)是L1 Data Cache Tags)。

圖8

五 多cluster之間的緩存一致性

cluster和外界的接口，可以是ACE或CHI（目前常用的是ACE，后面的趨勢(shì)可能是CHI）。

圖9

• 如果使用的是ACE，那么多cluster之間的一致性，依靠CCI+ACE來(lái)維護(hù)。
• 如果使用的是CHI，那么多cluster之間的一致性，依靠CMN+CHI來(lái)維護(hù)。

圖10

六 CCI的介紹(以CCI-550為例)

CCI-550包含一個(gè)包容性監(jiān)聽(tīng)過(guò)濾器(snoop filter)，用于記錄存儲(chǔ)在ACE主緩存。

偵聽(tīng)過(guò)濾器可以在未命中的情況下響應(yīng)偵聽(tīng)事務(wù)，并偵聽(tīng)適當(dāng)?shù)闹骺刂挥性诿械那闆r下。Snoop過(guò)濾器條目通過(guò)觀察來(lái)自ACE主節(jié)點(diǎn)的事務(wù)來(lái)維護(hù)以確定何時(shí)必須分配和取消分配條目。

偵聽(tīng)過(guò)濾器可以響應(yīng)多個(gè)一致性請(qǐng)求，而無(wú)需向所有人廣播ACE接口。例如，如果地址不在任何緩存中，則監(jiān)聽(tīng)過(guò)濾器會(huì)以未命中和將請(qǐng)求定向到內(nèi)存。如果地址在處理器緩存中，則請(qǐng)求被視為命中，并且指向在其緩存中包含該地址的ACE端口。

圖11

圖12

七 經(jīng)典示例框圖

圖13