3D DRAM架構(gòu)的未來(lái)趨勢(shì)

作者：泛林集團(tuán) Semiverse Solutions 部門(mén) SEMulator3D應(yīng)用工程總監(jiān)Benjamin Vincent

動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (DRAM) 是一種集成電路，目前廣泛應(yīng)用于需要低成本和高容量?jī)?nèi)存的數(shù)字電子設(shè)備，如現(xiàn)代計(jì)算機(jī)、顯卡、便攜式設(shè)備和游戲機(jī)。

技術(shù)進(jìn)步驅(qū)動(dòng)了DRAM的微縮，隨著技術(shù)在節(jié)點(diǎn)間迭代，芯片整體面積不斷縮小。DRAM也緊隨NAND的步伐，向三維發(fā)展，以提高單位面積的存儲(chǔ)單元數(shù)量。（NAND指“NOT AND”，意為進(jìn)行與非邏輯運(yùn)算的電路單元。）

這一趨勢(shì)有利于整個(gè)行業(yè)的發(fā)展，因?yàn)樗芡苿?dòng)存儲(chǔ)器技術(shù)的突破，而且每平方微米存儲(chǔ)單元數(shù)量的增加意味著生產(chǎn)成本的降低。

DRAM技術(shù)的不斷微縮正推動(dòng)向使用水平電容器堆疊的三維器件結(jié)構(gòu)的發(fā)展。

行業(yè)由2D DRAM發(fā)展到3D DRAM預(yù)計(jì)需要多長(zhǎng)時(shí)間？以目前的技術(shù)能力來(lái)看，需要5到8年。與半導(dǎo)體行業(yè)的許多進(jìn)步一樣，下一階段始于計(jì)劃?；蛘哒f(shuō)，在DRAM領(lǐng)域，下一階段始于架構(gòu)。

泛林集團(tuán)正在使用SEMulator3D計(jì)算機(jī)仿真軟件構(gòu)想3D DRAM的架構(gòu)，來(lái)探索DRAM的未來(lái)。SEMulator3D計(jì)算機(jī)仿真軟件通常通過(guò)模擬實(shí)際晶圓制造的過(guò)程來(lái)虛擬加工半導(dǎo)體器件。以下是我們對(duì)3D DRAM架構(gòu)的設(shè)想，涉及六個(gè)方面：

微縮問(wèn)題

堆疊挑戰(zhàn)

面積縮小

創(chuàng)新連接

通孔陣列

工藝要求

微縮問(wèn)題

DRAM單元電路由一個(gè)晶體管和一個(gè)電容器組成。晶體管負(fù)責(zé)傳輸電流，使信息（位）能夠被寫(xiě)入或讀取，而電容器則用于存儲(chǔ)位。

DRAM結(jié)構(gòu)由被稱(chēng)為“位線(BL)”的導(dǎo)電材料/結(jié)構(gòu)組成，位線提供注入晶體管的載流子（電流）。晶體管就像一個(gè)閘門(mén)，可以打開(kāi)（接通）或關(guān)閉（斷開(kāi)），以保持或停止電流在器件內(nèi)的流動(dòng)。這種柵極狀態(tài)由施加在被稱(chēng)為“字線(WL)”的接觸導(dǎo)電結(jié)構(gòu)上的電壓偏置來(lái)定義。如果晶體管導(dǎo)通，電流將流過(guò)晶體管到達(dá)電容器，并存儲(chǔ)在電容器中。

電容器需要有較高的深寬比，這意味著它的高度遠(yuǎn)大于寬度。在一些早期的DRAM中，電容器的有源區(qū)被嵌入到硅襯底中。在最近幾代DRAM中，電容器則是在晶體管頂部進(jìn)行加工。

一個(gè)區(qū)域內(nèi)可存儲(chǔ)的位數(shù)或者說(shuō)單位存儲(chǔ)單元的平均面積對(duì)微縮至關(guān)重要。目前（見(jiàn)上圖D1z），每個(gè)存儲(chǔ)單元的面積約為20.4E-4μm2。很快，通過(guò)增高電容器減小面積以提高位密度（即進(jìn)一步減小單位存儲(chǔ)單元面積）的方法將變得不可行，因?yàn)橛糜陔娙萜髦圃斓目涛g和沉積工藝無(wú)法處理極端（高）的深寬比。

上圖顯示，半導(dǎo)體行業(yè)預(yù)計(jì)能夠在單位存儲(chǔ)單元面積達(dá)到約10.4E-4μm2前（也就是大約5年后）維持2D DRAM架構(gòu)。之后，空間不足將成為問(wèn)題，這很可能提升對(duì)垂直架構(gòu)也就是3D DRAM的需求。

堆疊挑戰(zhàn)

為了推進(jìn)DRAM微縮，很自然地需要將2D DRAM組件側(cè)放并堆疊起來(lái)。但這面臨幾個(gè)難題：

水平方向需要橫向刻蝕，但由于凹槽尺寸差異很大，橫向刻蝕非常困難。

在堆棧刻蝕和填充工藝中需要使用不同的材料，這給制造帶來(lái)了困難。

連接不同3D組件時(shí)存在集成難題。

最后，為了讓這一方案更具競(jìng)爭(zhēng)力，需要縮短電容器(Cap)的長(zhǎng)度（電容器的長(zhǎng)度不能和高度一樣）并進(jìn)行堆疊，以提升單位面積的存儲(chǔ)單元數(shù)量。

2D DRAM架構(gòu)垂直定向視圖（左圖）。將其翻轉(zhuǎn)并將結(jié)構(gòu)堆疊在一起（右圖）的做法不可行的主要原因是需要刻蝕橫向空腔，并將其以不同的橫向深度填充到硅有源區(qū)中。

想象一下，上圖表示的結(jié)構(gòu)不變，將其順時(shí)針旋轉(zhuǎn)90度，結(jié)構(gòu)將處于自上而下的視圖中。在這個(gè)方向上，可以堆疊納米薄片。但同樣，這種情況下，原始設(shè)計(jì)顯示的區(qū)域非常密集，因此位線和電容器需要自上而下地進(jìn)行工藝處理，并且距離很近。要實(shí)現(xiàn)這種方向的堆疊 (3D)，需要重新設(shè)計(jì)架構(gòu)。

重新構(gòu)想的架構(gòu)

我們的團(tuán)隊(duì)使用泛林集團(tuán)SEMulator3D進(jìn)行了幾處更改，在減小硅區(qū)域的同時(shí)為電容器的工藝處理提供更多空間，從而縮小納米薄片的面積。

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首先，我們將位線移到了納米薄片的另一側(cè)，使電流通過(guò)晶體管柵極穿過(guò)整個(gè)納米薄片，這能夠從總體上增加電容器工藝處理的空間，并減小硅區(qū)域的面積。

其次，我們引入柵極全包圍晶體管，以進(jìn)一步縮小硅有源區(qū)。此外，我們還將曾經(jīng)又窄又高的電容器變得又短又寬。之所以能夠做到這一點(diǎn)，是因?yàn)榘盐痪€移到架構(gòu)的中心，從而獲得了更多空間。

最后，我們通過(guò)在位線接觸點(diǎn)兩側(cè)放置晶體管/電容器的方式增加每個(gè)位線接觸點(diǎn)的晶體管/電容器數(shù)量（沒(méi)有理由將每條位線的晶體管數(shù)量限制在兩個(gè)以?xún)?nèi)）。之后，就可以堆疊這種重新配置（如上圖自上而下的視圖所示）的納米薄片了。

堆疊3D DRAM的第一次迭代有28層高（上圖），將比現(xiàn)在的D1z高兩個(gè)節(jié)點(diǎn)（單位存儲(chǔ)單元面積約13E-4μm2）。當(dāng)然，層數(shù)越多，位數(shù)越多，密度也就越大。

創(chuàng)新連接

3D DRAM的新架構(gòu)只是一個(gè)開(kāi)始。除了配置之外，還必須就金屬化和連接性做出改變。

我們?cè)谠O(shè)計(jì)中提出了幾種新的方法來(lái)促使電流通過(guò)中央的位線堆疊，包括連接各層的水平MIM（金屬－絕緣層－金屬）電容器陣列，以及將柵極包裹在硅晶體管周?chē)艠O全包圍）。其原理是，當(dāng)電流通過(guò)時(shí)，只有目標(biāo)位線（層）被激活。在被激活的層中，電流可以連接到正確的晶體管。

28層3D納米薄片的關(guān)鍵組件包括：

一疊柵極全包圍納米薄片硅晶體管

兩排晶體管之間的位線層

24 個(gè)垂直字線

位線層和晶體管之間、晶體管和電容器之間的互連

水平MIM（金屬－絕緣層－金屬）電容器陣列

通孔陣列

為了避免3D NAND中使用的臺(tái)階式結(jié)構(gòu)的局限性，我們建議引入穿過(guò)硅堆棧層且可以在特定層停止（每層一個(gè)通孔）的通孔陣列結(jié)構(gòu)，將接觸點(diǎn)置于存儲(chǔ)單元內(nèi)部。溝槽制作完成后，我們引入只存在于側(cè)墻的隔離層。

高溝槽用于引入刻蝕介質(zhì)以去除硅，然后在空溝槽中引入導(dǎo)電金屬。其結(jié)果是，頂部的每個(gè)方格（下面最后三張圖片中的淺綠色和紫色方框）只與下面的一層連接。

位線接觸圖形化

工藝要求

這一虛擬工藝中涉及到的幾個(gè)模塊需要獨(dú)特且創(chuàng)新的工藝。迄今為止，對(duì)于此類(lèi)路徑的探索，變量都是通過(guò)物理測(cè)試發(fā)現(xiàn)和完善的。使用Semulator3D，我們可以實(shí)現(xiàn)對(duì)這些參數(shù)的虛擬優(yōu)化調(diào)整。

我們的實(shí)驗(yàn)使工藝要求方面對(duì)規(guī)格的要求非常嚴(yán)格?？涛g和沉積專(zhuān)家可能會(huì)對(duì)我們的模型要求感到震驚：例如，在我們的架構(gòu)中，需要刻蝕和填充關(guān)鍵尺寸為30nm、深度為2μm的溝槽。

3D DRAM是一種前沿設(shè)計(jì)，要求采用從未見(jiàn)過(guò)或嘗試過(guò)的工藝和設(shè)計(jì)，這是從概念走向原型的唯一途徑。我們可以進(jìn)一步推進(jìn)實(shí)驗(yàn)，以了解不同晶圓之間的工藝差異。

未來(lái)趨勢(shì)

3D DRAM技術(shù)有望成為推動(dòng)DRAM微縮的關(guān)鍵因素。單位存儲(chǔ)單元面積和電容器尺寸（長(zhǎng)度）之間的適當(dāng)平衡需要通過(guò)各種工藝/設(shè)計(jì)優(yōu)化來(lái)確定，就如上述的這些方案。

通過(guò)虛擬加工新架構(gòu)設(shè)計(jì)的原型，測(cè)試不同存儲(chǔ)密度下的不同DRAM設(shè)計(jì)方案，并為可以幫助制造未經(jīng)測(cè)試器件技術(shù)的單位工藝提升規(guī)格要求，SEMulator3D可以在制造中發(fā)揮重要作用。

這項(xiàng)研究是未來(lái)技術(shù)評(píng)估的起點(diǎn)，有助于確定詳細(xì)的工藝和設(shè)備規(guī)格要求、可制造性和良率分析，并因此助力工藝可用性和變異性、技術(shù)性能以及面積和成本方面的分析。

審核編輯：湯梓紅