設(shè)計(jì)更簡(jiǎn)單，運(yùn)行更穩(wěn)健，UCIe標(biāo)準(zhǔn)如何“拿捏”Multi-Die系統(tǒng)？

如今，從數(shù)據(jù)中心到邊緣層，再到萬(wàn)物智能網(wǎng)絡(luò)的深處，先進(jìn)的Multi-Die系統(tǒng)實(shí)現(xiàn)了前所未有的性能水平。Multi-Die系統(tǒng)不是通用的單體架構(gòu)芯片，而是由一系列異構(gòu)芯片（也稱“小芯片”）組成，其中小芯片針對(duì)每個(gè)功能組件進(jìn)行了優(yōu)化。雖然Multi-Die系統(tǒng)具有更高的靈活性并在系統(tǒng)功耗和性能方面表現(xiàn)優(yōu)異，但也帶來(lái)了極高的設(shè)計(jì)復(fù)雜性。

通用芯粒互連技術(shù)（UCIe）標(biāo)準(zhǔn)于2022年3月發(fā)布，旨在推動(dòng)Multi-Die系統(tǒng)中Die-to-Die連接的標(biāo)準(zhǔn)化。UCIe可以簡(jiǎn)化不同供應(yīng)商和不同工藝技術(shù)芯片之間的互操作性。即便符合UCIe標(biāo)準(zhǔn)的Multi-Die系統(tǒng)在開發(fā)、測(cè)試和制造過程中表現(xiàn)良好，但在實(shí)際運(yùn)行時(shí)，又如何確保系統(tǒng)的Die-to-Die連接繼續(xù)保持穩(wěn)健安全并經(jīng)過測(cè)試驗(yàn)證呢？本文將探討如何通過IP、測(cè)試、硬件加速等方式滿足相關(guān)要求，從而確保Multi-Die系統(tǒng)的可靠性。

采用UCIe標(biāo)準(zhǔn)的優(yōu)勢(shì)

試想一下這種情形：Multi-Die系統(tǒng)包含兩塊芯片，分別來(lái)自兩家不同的供應(yīng)商，并采用了不同的工藝技術(shù)，比如7nm和3nm；而且，還需要這兩塊芯片能夠無(wú)縫地相互通信并支持行業(yè)標(biāo)準(zhǔn)協(xié)議，比如PCI Express（PCIe）和CXL等。要知道，在設(shè)計(jì)中每添加一塊芯片，系統(tǒng)的延遲就會(huì)增加，性能也會(huì)隨之降低。

要讓所有芯片協(xié)同工作，并克服延遲難題，需要遵循正確的標(biāo)準(zhǔn)。為Multi-Die系統(tǒng)采用UCIe標(biāo)準(zhǔn)具有以下幾個(gè)優(yōu)勢(shì)：

• 確?；ゲ僮餍圆⒔档脱舆t。選擇符合UCIe標(biāo)準(zhǔn)的接口IP可以實(shí)現(xiàn)芯片之間的無(wú)縫連接和互操作性，而又不會(huì)影響整個(gè)系統(tǒng)。將系統(tǒng)設(shè)計(jì)為符合UCIe標(biāo)準(zhǔn)，可以在保持相同延遲的情況下降低功耗并提高性能。
  

• 借助冗余通道實(shí)現(xiàn)故障修復(fù)。UCIe規(guī)范在PHY的兩側(cè)之間提供了冗余通道，可以通過額外的通道實(shí)現(xiàn)故障修復(fù)。無(wú)論是否連接到外部環(huán)境，所有芯片都必須通過UCIe通道進(jìn)行訪問、測(cè)試和修復(fù)，同時(shí)UCIe通道還可以用于監(jiān)測(cè)正在發(fā)生的芯片問題。

為確保Multi-Die系統(tǒng)能夠長(zhǎng)期正常工作，除了采用UCIe標(biāo)準(zhǔn)外，還需要從一開始就保證高質(zhì)量。鑒于Multi-Die系統(tǒng)的復(fù)雜性，不僅要在SoC的開發(fā)和制造過程中實(shí)現(xiàn)更高的質(zhì)量，還要在現(xiàn)場(chǎng)運(yùn)行很長(zhǎng)時(shí)間后繼續(xù)保持高質(zhì)量。為此，需要使用高質(zhì)量的構(gòu)建模塊（即芯片和IP）、硬件加速和驗(yàn)證工具，并開展持續(xù)的測(cè)試和現(xiàn)場(chǎng)監(jiān)測(cè)（包括修復(fù)），從而主動(dòng)解決各種潛在問題。

如何確?；赨CIe的Multi-Die系統(tǒng)穩(wěn)健運(yùn)行

除了控制器和PHY IP外，以下是確?；赨CIe的Multi-Die系統(tǒng)穩(wěn)健運(yùn)行的另外三項(xiàng)要求：

1. 使用協(xié)議驗(yàn)證IP和硬件輔助驗(yàn)證平臺(tái)，從一開始就保證質(zhì)量

在軟件仿真器上運(yùn)行協(xié)議驗(yàn)證IP解決方案，有助于從一開始就確保高質(zhì)量的UCIe組件和接口層，包括現(xiàn)場(chǎng)設(shè)備集成（FDI）上的協(xié)議層、原始Die-to-Die接口（RDI）上的PHY接口、中間適配層，或Die-to-Die適配器的實(shí)現(xiàn)。

隨著設(shè)計(jì)范圍擴(kuò)大至全棧，涉及到多模塊芯片組配置和復(fù)雜的Multi-Die系統(tǒng)時(shí)，只靠純軟件仿真已經(jīng)難以滿足要求，需要運(yùn)用更多工具來(lái)驗(yàn)證整個(gè)系統(tǒng)或各個(gè)芯片。在對(duì)大型Multi-Die系統(tǒng)進(jìn)行實(shí)際驗(yàn)證時(shí)，硬件輔助驗(yàn)證（HAV）平臺(tái)尤為關(guān)鍵，比如新思科技ZeBu硬件加速系統(tǒng)和新思科技HAPS原型系統(tǒng)。為涵蓋所有驗(yàn)證用例（從早期的RTL開發(fā)，到互操作性和硬件合規(guī)性驗(yàn)證），多MHz周期性能、優(yōu)化的UCIe協(xié)議解決方案（事務(wù)處理器、速度適配器、硬件接口卡）和系統(tǒng)級(jí)調(diào)試抽象必不可少。

2. 通過測(cè)試確?；ミB性能符合預(yù)期

測(cè)試是所有芯片設(shè)計(jì)過程中的重要一環(huán)。在Multi-Die系統(tǒng)中，芯片之間的互連通?；赨CIe等接口。為確保按預(yù)期運(yùn)行，這些互連中不得存在任何固定型故障、開路或短路。信號(hào)完整性非常重要，因此必須測(cè)量該參數(shù)以評(píng)估是否存在性能降級(jí)情況。UCIe標(biāo)準(zhǔn)要求具有額外的互連以實(shí)現(xiàn)冗余。鍵合后測(cè)試可以解決一些可能觸發(fā)切換互連通道的互連層面問題。在理解故障模型的基礎(chǔ)上開發(fā)的算法測(cè)試也可以用于評(píng)估互連缺陷。

3. 采用芯片生命周期管理策略

UCIe接口是Multi-Die系統(tǒng)中芯片之間進(jìn)行功能通信的主要接口。由于UCIe接口以非常高的速度運(yùn)行并且是通信的關(guān)鍵路徑，因此必須在整個(gè)生命周期內(nèi)對(duì)其進(jìn)行監(jiān)測(cè)和管理。通過監(jiān)測(cè)UCIe的運(yùn)行狀況，可以為汽車、醫(yī)療等領(lǐng)域的安全關(guān)鍵型應(yīng)用提供巨大幫助。例如，在自動(dòng)駕駛汽車應(yīng)用中，通過對(duì)UCIe的運(yùn)行狀況進(jìn)行監(jiān)測(cè)，可以讓車主及時(shí)進(jìn)行預(yù)防性維修，或者提醒車主到店維修，以防在高速道路上發(fā)生故障。

新思科技芯片生命周期管理（SLM）系列可在運(yùn)行期間主動(dòng)監(jiān)測(cè)UCIe接口，發(fā)現(xiàn)通道信號(hào)質(zhì)量下降，即在通道發(fā)生故障之前予以修復(fù)。此外，它還提供內(nèi)置自測(cè)（BIST），可檢測(cè)軟錯(cuò)誤或硬錯(cuò)誤以采取糾正措施。

結(jié)語(yǔ)

芯片設(shè)計(jì)正在發(fā)生轉(zhuǎn)變。為Multi-Die系統(tǒng)采用UCIe標(biāo)準(zhǔn)只是實(shí)現(xiàn)無(wú)縫連接和互操作性的第一步。要想駕馭先進(jìn)Multi-Die系統(tǒng)設(shè)計(jì)中的復(fù)雜性，遵守UCIe標(biāo)準(zhǔn)中的要求是關(guān)鍵。如果想要進(jìn)一步探索UCIe，或了解新思科技如何助力簡(jiǎn)化Multi-Die系統(tǒng)設(shè)計(jì)流程，歡迎查閱新思科技官網(wǎng)，或點(diǎn)擊“閱讀原文”，了解Multi-Die系統(tǒng)解決方案。