白皮書 I 基于組網(wǎng)分割的超大規(guī)模設(shè)計(jì) FPGA原型驗(yàn)證解決方案

引言

Preface

如何快速便捷的完成巨型原型驗(yàn)證系統(tǒng)的組網(wǎng)，并監(jiān)測系統(tǒng)的連通性及穩(wěn)定性？

如何將用戶設(shè)計(jì)快速布局映射到參與組網(wǎng)的原型驗(yàn)證系統(tǒng)的每一塊 FPGA？

隨著用戶設(shè)計(jì)規(guī)模的日益增大，傳統(tǒng)基于單片 FPGA 或單塊電路板的原型驗(yàn)證系統(tǒng)已經(jīng)遠(yuǎn)遠(yuǎn)不能滿足用戶的設(shè) 計(jì)驗(yàn)證需求，設(shè)計(jì)團(tuán)隊(duì)常需以靈活組網(wǎng)的方式，將數(shù)十甚至上百臺(tái)原型驗(yàn)證系統(tǒng)“組裝”為一個(gè)完整的巨型原 型驗(yàn)證系統(tǒng)。鑒于此，以上兩個(gè)問題成為了亟需解決的問題。

本次國微思爾芯白皮書《基于組網(wǎng)分割的超大規(guī)模設(shè)計(jì) FPGA原型驗(yàn)證解決方案》闡述了S2C對客戶超大型設(shè)計(jì)的原型驗(yàn)證，從硬件系統(tǒng)的組建，F(xiàn)PGA 互連組網(wǎng)，外設(shè)接口的可擴(kuò)展性，時(shí)鐘及復(fù)位等 全局信號(hào)同步性處理，到基于 RTL 或 netlist 的設(shè)計(jì)分割算法，系統(tǒng)級(jí)靜態(tài)時(shí)序分析，增量式設(shè)計(jì)分割版本迭代的等新挑戰(zhàn)的解決思路。

核心內(nèi)容

Main Point

基于組網(wǎng)的人工可干預(yù)聚類分割

如何快速完成硬件組網(wǎng)并正確將用戶設(shè)計(jì)分割映射到每一片 FPGA？歡迎下載了解以下內(nèi)容：

硬件組網(wǎng)資源

組網(wǎng)拓?fù)涠x

基于 RTL 級(jí)的聚類分割方案

基于 netlist 級(jí)的 TDM 模塊插入

半自動(dòng)化工具庫

常見標(biāo)準(zhǔn)組網(wǎng)

組網(wǎng)聚類分割后的系統(tǒng)靜態(tài)時(shí)序分析與仿真

如何保證分割后設(shè)計(jì)運(yùn)行時(shí)的穩(wěn)定性，并優(yōu)化設(shè)計(jì)的運(yùn)行速度？歡迎下載了解以下內(nèi)容：

系統(tǒng)級(jí)靜態(tài)時(shí)序分析 SSTA

STA的限制和不足

數(shù)字電路設(shè)計(jì)中的靜態(tài)時(shí)序分析