優(yōu)秀的Verilog/FPGA開(kāi)源項(xiàng)目-MATH庫(kù)介紹

DSP介紹

數(shù)字信號(hào)處理（ Digital Signal Processing)技術(shù)廣泛地應(yīng)用于通信與信息系統(tǒng)、信號(hào)與信息處理、自動(dòng)控制、 雷達(dá)、軍事、航空航天、醫(yī)療、家用電器等許多領(lǐng)域。DSP 技術(shù)可以快速地對(duì)采集的信號(hào)進(jìn)行量化、變換、濾波、估值 、增強(qiáng)、壓縮、識(shí)別等處理，以得到符合需要的信號(hào)形式。而用FPGA進(jìn)行數(shù)字信號(hào)處理的核心就是數(shù)學(xué)運(yùn)算，今天介紹幾個(gè)和FPGA進(jìn)行數(shù)學(xué)運(yùn)算的相關(guān)開(kāi)源項(xiàng)目。

介紹

Verilog定點(diǎn)數(shù)學(xué)庫(kù)

該庫(kù)包括Verilog的基本數(shù)學(xué)函數(shù)，用于FPGA上的實(shí)現(xiàn)（Xilinx FPGA仿真和綜合）。

這些數(shù)學(xué)例程使用帶符號(hào)的數(shù)字N（Q）格式，其中N是總位數(shù)，Q是所使用的小數(shù)位數(shù)。例如，

15、32將表示具有15個(gè)小數(shù)位數(shù)、16個(gè)整數(shù)位數(shù)數(shù)，以及1個(gè)符號(hào)位，如下所示：

|1|||
|S|IIIIIIIIIIIIIIII|FFFFFFFFFFFFFFF|

此庫(kù)包含以下模塊：

qadd.v——加法模塊；將任意的2個(gè)有符號(hào)數(shù)字相加。

qdiv.v-除法模塊；

qmult.v——乘法模塊；純組合電路實(shí)現(xiàn)

qmults.v——乘法模塊；時(shí)序電路實(shí)現(xiàn)

Test_add.v-qadd.v模塊的測(cè)試模塊

Test_mult.v-qmult.v模塊的測(cè)試模塊

TestDiv.v-qdiv.v模塊的測(cè)試模塊

TestMultS.v-qmults.v模塊的測(cè)試模塊

這些數(shù)學(xué)計(jì)算默認(rèn)為（15，32）的（Q，N），但可以自定義。

qaddmy_adder(
.a(addend_a),
.b(addend_b),
.c(result)
);

自定義N(Q)：

qadd#(8,23)my_adder(
.a(addend_a),
.b(addend_b),
.c(result)
);

CORDIC

CORDIC算法是一種迭代算法，用于計(jì)算數(shù)學(xué)函數(shù)，如三角函數(shù)、雙曲函數(shù)和平面旋轉(zhuǎn)。

介紹

顧名思義，CORDIC算法是為旋轉(zhuǎn)坐標(biāo)而開(kāi)發(fā)的，這是20世紀(jì)50年代用于實(shí)時(shí)導(dǎo)航計(jì)算的硬件。CORDIC使用類(lèi)似序列的逐次逼近來(lái)獲得其結(jié)果。優(yōu)點(diǎn)就是它只通過(guò)加法/減法和移位來(lái)實(shí)現(xiàn)運(yùn)算這一點(diǎn)。假設(shè)我們想將一個(gè)點(diǎn)（X，Y）旋轉(zhuǎn)一個(gè)角度（Z）。新點(diǎn)（Xnew，Ynew）的坐標(biāo)為：

Xnew=Xcos（Z）-Ysin（Z）Ynew=Ycos（Z）+Xsin

或者：

Xnew/cos（Z）=X-Y*tan（Z）Ynew/cos

可以將角度分成小塊，這樣這些小塊的切線總是2的冪。導(dǎo)出以下方程式：

X(n+1) = P(n) * ( X(n) - Y(n) / 2^n) Y(n+1) = P(n) * ( Y(n) + X(n) / 2^n) Z(n) = atan(1/2^n)

...

不詳細(xì)介紹了。。。

審核編輯：劉清