簡化內存模型的調試

在這篇博客中，我將展示另一個功能，它使Verdi Protocol Analyzer成為調試內存協(xié)議問題和驗證正確系統(tǒng)行為的首選工具。此外，該工具還可用于驗證命令序列器以及 DUT 和內存模型之間的交互。我們今天要看的功能是將交易與相應的信號同步。

為了演示同步功能，我選擇使用復雜的命令序列來初始化 DDR 內存。上電初始化需要 15 個 DDR 存儲器序列或步驟，如 Jedec 標準 JESD79-4 第 3.3.1 節(jié)所列。這些步驟在標準圖3所示的波形中描述，如下所述。

現在讓我們看一下Verdi協(xié)議分析器中相同的上電初始化步驟。在這里，與其查看大量擺動信號，不如觀察完成的 15 個步驟作為 1 筆交易。此外，在Verdi中，可以突出顯示初始化事務，并在nWave中交叉引用序列的開始和結束時間。此同步功能縮小了用戶可以只關注初始化步驟的區(qū)域，而不會陷入與初始化無關的其他信號和時間戳的泥潭。

以下屏幕截圖對此進行了演示。

同步內存事務和信號

總之，Verdi 協(xié)議分析器事務/信號同步功能將調試和驗證時間縮短一半或更多。祝您快速輕松地調試。

審核編輯：郭婷