覆蓋模型 – 填補內(nèi)存VIP的漏洞

正在尋找一種方法來減少在內(nèi)存控制器/PHY 和子系統(tǒng)驗證項目中定義和跟蹤功能驗證目標(biāo)的工作量？

如果您尚未在內(nèi)存項目中部署使用驗證計劃、功能和時序覆蓋模型的最佳實踐，請了解為什么建議這樣做...

功能和時序覆蓋閉合流程的關(guān)鍵屬性

? 自動生成覆蓋率報告，可靈活指定要啟用

的不同類型的覆蓋率 ? 自動將覆蓋率數(shù)據(jù)反向注釋到測試計劃中，確定覆蓋目標(biāo)

的進度 ? 快速識別與未加密源代碼相關(guān)的剩余覆蓋點，實現(xiàn)更快的覆蓋收斂

? 用戶可以擴展內(nèi)置覆蓋范圍，以根據(jù)內(nèi)置的VIP采樣事件和組添加自己的箱，或使用任何采樣事件或數(shù)據(jù)

創(chuàng)建自己的組 ?基于模擬器的覆蓋實用程序（例如排除箱/覆蓋點/覆蓋組）可用于IP/子系統(tǒng)不支持的場景/設(shè)置Synopsys 內(nèi)存模型 （VIP） 具有內(nèi)置的驗證計劃、功能和定時覆蓋模型，可加速覆蓋收斂。提供覆蓋模型是為了幫助跨配置設(shè)置、模式寄存器設(shè)置、功能和時序參數(shù)的多種組合運行完整的驗證方案。

Synopsys Memory VIP 支持來自 JEDEC、ONFi、SD 和 SPI（DDR5、LPDDR5、DFI 5.0、HBM3、GDDR6 和 NVDIMM-P/N）等標(biāo)準(zhǔn)組織的最新批準(zhǔn)和草案規(guī)范，以及與 VCS 和 Verdi 的原生集成和優(yōu)化。

覆蓋模型實現(xiàn)基于 System Verilog 構(gòu)造（覆蓋組、覆蓋點、箱、非法箱），它是“協(xié)議規(guī)范版本感知”，這意味著如果不適用于配置的協(xié)議規(guī)范版本，則忽略覆蓋點/箱。

新思科技內(nèi)存VIP覆蓋模式包括：

·驗證計劃 - 驗證計劃顯示每個功能覆蓋組如何直接映射到協(xié)議規(guī)范方案。驗證計劃是分層的，子計劃基于不同類型的覆蓋范圍。
? 功能覆蓋模型 – 功能覆蓋支持包括配置、模式寄存器、檢查、命令、狀態(tài)、訓(xùn)練、定時參數(shù)、切換以及有效的交叉覆蓋。
? 定時覆蓋模型 – 定時覆蓋支持包括命令到命令延遲、掉電時間、自刷新時間、建立/保持，以及不同數(shù)據(jù)速率和所有有效模式寄存器配置（突發(fā)長度、數(shù)據(jù)寬度、延遲等）的交叉覆蓋。

審核編輯：郭婷