驗(yàn)證PCIe 6.0中的輕量級(jí)前向糾錯(cuò)和強(qiáng)循環(huán)冗余校驗(yàn)功能

2021 年，PCI-SIG? 發(fā)布了最新版本的 PCI Express? 規(guī)范 PCIe? 6.0。PCIe 6.0 的原始數(shù)據(jù)速率為 64 GT/s，帶寬是 PCIe 5.0 （32GT/s） 的兩倍，可滿足行業(yè)對(duì)高速、低延遲互連的需求。它是一種可擴(kuò)展的互連解決方案，適用于數(shù)據(jù)中心、AI/ML、高性能計(jì)算 （HPC） 和汽車(chē)等數(shù)據(jù)密集型市場(chǎng)。

在本博客中，我們將討論 PCIe 6.0 中的前向糾錯(cuò) （FEC） 機(jī)制、為什么需要它，以及 Synopsys 提供哪些驗(yàn)證解決方案來(lái)涵蓋此功能。

什么是 PAM-4？

PCIe 6.0 使用數(shù)據(jù)速率為 4GT/s 的 PAM-64 信令，而不是以較低數(shù)據(jù)速率使用的不歸零 （NRZ） 信令。這意味著發(fā)送和接收的信號(hào)現(xiàn)在將在一個(gè)單位間隔內(nèi)具有四個(gè)不同的電壓電平（2位）編碼，從而產(chǎn)生三個(gè)眼睛。這是因?yàn)?64GT/s 的 NRZ 信令會(huì)導(dǎo)致 32GHz 的奈奎斯特速率增加，此時(shí)信道損耗可能很大;因此，PAM-4 以 64GT/s 的速度使用以減少信道損耗，因?yàn)樗哂信c 16GT/s 數(shù)據(jù)速率相同的奈奎斯特速率 （32GHz）。

然而，這需要權(quán)衡，因?yàn)檠劬Ω叨群脱劬挾葧?huì)減小，這使得接收器容易出錯(cuò)。預(yù)計(jì)誤差在車(chē)道中以突發(fā)形式發(fā)生，并且預(yù)計(jì)車(chē)道之間也會(huì)有一定程度的相關(guān)性。因此，與PAM-4信令相關(guān)的誤碼率（BER）預(yù)計(jì)將遠(yuǎn)高于較低數(shù)據(jù)速率的10^-12目標(biāo)。

為什么需要 FEC 以及如何完成？

FEC 用于緩解數(shù)據(jù)流中的高 BER。由于 FEC 在固定代碼大小上工作，因此 FLIT 用于傳輸數(shù)據(jù)流中的 TLP 和 DLP。FEC 的延遲和復(fù)雜性隨著要更正的字節(jié)數(shù)呈指數(shù)級(jí)增長(zhǎng)。為了保持較低的延遲（<2ns）和復(fù)雜性，使用了輕量級(jí)FEC，它可以糾正單字節(jié)錯(cuò)誤。這與用于錯(cuò)誤檢測(cè)的強(qiáng)循環(huán)冗余校驗(yàn) （CRC） 相結(jié)合，以產(chǎn)生高可靠性結(jié)果。此外，預(yù)編碼可用于最大限度地減少突發(fā)中的錯(cuò)誤。

FLIT 的大小為 256 字節(jié)，其中 236 字節(jié)用于 TLP，6 字節(jié)用于 DLP，8 字節(jié)用于 CRC，6 字節(jié)用于錯(cuò)誤檢查和糾正 （ECC）。CRC 的 8 個(gè)字節(jié)保護(hù) TLP 和 DLP 字節(jié)，但不保護(hù) ECC 字節(jié)。6 字節(jié)的 ECC 保護(hù)整個(gè) FLIT，包括 CRC 字節(jié)。

FEC 代碼是 3 路交錯(cuò)的，如下表所示。每種顏色代表一個(gè) ECC 組，其字節(jié)以相同的顏色標(biāo)記。因此，一個(gè)通道中的三個(gè)連續(xù)字節(jié)屬于三個(gè)不同的 ECC 組。因此，通道中長(zhǎng)度為 <=16 的突發(fā)誤差不會(huì)影響每組中的多個(gè)字節(jié)，并且每個(gè) ECC 可以糾正單個(gè)字節(jié)錯(cuò)誤。

表 1：x16 鏈路上的 FLIT 交錯(cuò)

在接收器上，ECC 解碼器對(duì)其相應(yīng)的代碼組執(zhí)行校正，并根據(jù)需要報(bào)告錯(cuò)誤狀態(tài)。然后進(jìn)行CRC檢查，以確定是否接受收到的FLIT。如果 CRC 檢查失敗，F(xiàn)LIT 將重放并得到糾正。

如果檢測(cè)到無(wú)法糾正的錯(cuò)誤，CRC 檢查將失敗并導(dǎo)致否定確認(rèn) （NAK），然后重播。優(yōu)化是可能的，例如，可能無(wú)法重放具有僅 NOP TLP 的 FLIT，也可以?xún)H重放錯(cuò)誤 FLIT。

可糾正和不可糾正的錯(cuò)誤：

以下是 Synopsys 驗(yàn)證 IP for PCIe 6.0 成績(jī)單的快照，說(shuō)明了 FLIT 中可糾正和不可糾正的錯(cuò)誤。

可糾正的錯(cuò)誤：

在傳輸?shù)腇LIT中注入可糾正的錯(cuò)誤。

驗(yàn)證可糾正和不可糾正的錯(cuò)誤以確保 FEC、CRC 和重放機(jī)制正常工作非常重要。

最終，輕量級(jí) FEC 與強(qiáng)大的 64 位 CRC 相結(jié)合，適用于 10^-6 的 FBER，即使具有高通道相關(guān)性。每個(gè) FLIT 的重試概率約為 5×10^-6，時(shí)間失敗 （FIT） 幾乎為 0。

適用于 PCIe 6.0 的 Synopsys 驗(yàn)證 IP 旨在解決關(guān)閉 SoC 數(shù)據(jù)可靠性方面所需的所有驗(yàn)證復(fù)雜性。 數(shù)據(jù)可靠性是一個(gè)非常理想的系統(tǒng)方面，PCIe 6.0 的目標(biāo)用戶(hù)正在尋找在系統(tǒng)級(jí)別驗(yàn)證其 SoC 的解決方案。在 SoC 上運(yùn)行系統(tǒng)級(jí)有效負(fù)載需要更快的基于硬件的預(yù)硅解決方案?；?Synopsys IP 的 Synopsys 事務(wù)處理器可實(shí)現(xiàn)快速驗(yàn)證硬件解決方案，包括用于驗(yàn)證用例的 Synopsys ZeBu? 仿真系統(tǒng)和 Synopsys HAPS? 原型系統(tǒng)。

Synopsys 協(xié)議驗(yàn)證解決方案與 Synopsys 驗(yàn)證系列產(chǎn)品原生集成，包括 Synopsys Verdi? 調(diào)試器以及使用 Synopsys VC Execution Manager 進(jìn)行回歸管理和自動(dòng)化。

Synopsys 一直是 PCIe 規(guī)范的主要貢獻(xiàn)者之一，并繼續(xù)為 PCIe 6.0 和 Testsuite 提供業(yè)界首個(gè)采用 Synopsys 驗(yàn)證 IP 的驗(yàn)證解決方案。

此外，適用于 PCIe 6.0 的 Synopsys DesignWare IP 包括控制器和 PHY 解決方案，支持早期開(kāi)發(fā) PCIe 6.0 片上系統(tǒng) （SoC） 設(shè)計(jì)。

審核編輯：郭婷