半導體圖案化工藝流程之刻蝕簡析

圖案化工藝包括曝光(Exposure)、顯影(Develope)、刻蝕(Etching)和離子注入等流程。其中，刻蝕工藝是光刻（Photo）工藝的下一步，用于去除光刻膠（Photo Resist，PR）未覆蓋的底部區(qū)域，僅留下所需的圖案。這一工藝流程旨在將掩模（Mask）圖案固定到涂有光刻膠的晶圓上（曝光→顯影）并將光刻膠圖案轉印回光刻膠下方膜層。

隨著電路的關鍵尺寸（Critical Dimension, CD）小型化（2D視角），刻蝕工藝從濕法刻蝕轉為干法刻蝕，因此所需的設備和工藝更加復雜。由于積極采用3D單元堆疊方法，刻蝕工藝的核心性能指數出現波動，從而刻蝕工藝與光刻工藝成為半導體制造的重要工藝流程之一。

1.沉積和刻蝕技術的發(fā)展趨勢

圖1. 沉積和刻蝕技術發(fā)展趨勢

在晶圓上形成“層（Layer）”的過程稱為沉積（化學氣相沉積（CVD）、原子層沉積（ALD）和物理氣相沉積（PVD）），在所形成的“層“上繪制電路圖案的過程稱為曝光?？涛g是沉積和曝光工藝之后在晶圓上根據圖案刻化的過程。光刻工藝的作用類似于畫一張草圖，真正使晶圓發(fā)生明顯變化的是沉積和刻蝕工藝。

自從半導體出現以來，刻蝕和沉積技術都有了顯著發(fā)展。而沉積技術最引人注目的創(chuàng)新是從溝槽法（Trench）轉向堆疊法（Stack），這與20世紀90年代初裝置容量從1兆位（Mb）DRAM發(fā)展成4兆位（Mb）DRAM相契合?？涛g技術的一個關鍵節(jié)點是在2010年代初，當時3D NAND閃存單元堆疊層數超過了24層。隨著堆疊層數增加到128層、256層和512層，刻蝕工藝已成為技術難度最大的工藝之一。

2.刻蝕方法的變話

圖2. 小型化（2D）與刻蝕方法的發(fā)展

在2D（平面結構）半導體小型化和3D（空間結構）半導體堆疊技術的發(fā)展過程中,刻蝕工藝也在不斷發(fā)展變化。在20世紀70年代，2D半導體為主流，電路關鍵尺寸（CD）從100微米（?）迅速下降到10微米（?），甚至更低。在此期間，半導體制造流程中的大部分重點工藝技術已經成熟，同時刻蝕技術已經從濕法刻蝕過渡到干法刻蝕。

對于層切割技術，最先采用的是化學濕法，這是一種相對簡單的技術。由于從20世紀70年代早期開始，化學濕法難以滿足5微米（?）關鍵尺寸的要求，從而開發(fā)出利用等離子體的干法。發(fā)展到今天，刻蝕工藝大多采用干法，而濕法刻蝕技術后來發(fā)展應用于清潔過程。

3.濕法刻蝕和干法刻蝕的優(yōu)缺點

圖3. 濕法刻蝕和干法刻蝕的優(yōu)缺點

濕法刻蝕因為使用液體速度更快，每分鐘去除的深度更大，但不會形成類似于直方的結構。濕法刻蝕會均勻地刻蝕所有方向，從而導致橫向方向上的損耗，而對于CD小型化應該避免這種現象。相反，干法刻蝕可以在某一特定方向上進行切割，使得實現理想中納米（nm）級的超精細圖案輪廓。

此外，濕法刻蝕會產生環(huán)境污染，因為使用過的液體溶液需在此工藝完成后進行丟棄處理。相比之下，采用干法刻蝕時，排放管線中會布置洗滌器，這能夠在向大氣中排放廢氣之前經過中和過程，從而減少對環(huán)境的影響。

然而，由于晶圓上方數多層復雜地纏繞在一起，所以在采用干法刻蝕過程中很難瞄準某一特定的層（膜）。在針對某一特定層進行刻蝕時，采用濕法刻蝕會更容易進行，因為它采用化學反應進行刻蝕。而在進行選擇性刻蝕時使用干法并不容易，因為需要結合物理和化學技術。

4.刻蝕工藝流程及相關問題

圖4. 刻蝕相關工藝流程

刻蝕工藝流程始于形成薄膜，在其上施加光刻膠，并進行曝光、顯影、刻蝕、灰化、清潔、檢查和離子注入等步驟，以形成三個Tr端子，這是半導體制造的核心工藝。如果在顯影過程中不能順利切割光刻膠，則剩余的光刻膠會妨礙刻蝕。如果在刻蝕過程中未能對目標層進行充分刻蝕，則不能按計劃注入離子，因為雜質會妨礙離子注入。如果干法刻蝕后未能徹底清除殘留的聚合物，也會產生同樣的后果。如果由于時間控制失敗，等離子體的離子氣體量太大或薄膜刻蝕過度，會對下層薄膜造成物理性損傷。

因此，在干刻蝕工藝中精準控制終點（EOP：End of Point）至關重要。徹底檢查刻蝕條件以及灰化和清潔過程也非常重要。如果晶圓刻蝕不均勻，則晶圓可能遭到退貨，而且刻蝕不足比過度刻蝕更為致命。

由于刻蝕工藝涉及的步驟非常復雜，我打算將其分為兩部分進行闡述。在這一部分中，我們闡述了刻蝕技術的歷史和發(fā)展方向。在下一部分中，我們將對等離子體和刻蝕之間的關系、RIE、刻蝕方法、縱橫比以及刻蝕速度進行詳細闡述。

早期的濕法刻蝕促進了清潔（Cleansing）或灰化（Ashing）工藝的發(fā)展。而在如今，使用等離子體（Plasma）的干法刻蝕（Dry Etching）方法已經成為主流刻蝕工藝。等離子體由電子、陽離子和自由基（Radical）粒子組成。在等離子體上施加的能量使中性狀態(tài)下的源氣體最外層電子發(fā)生剝離，從而將這些電子轉化為陽離子。

此外，還可以通過施加能量來剝離分子中不完美的原子，形成電中性的自由基。干法刻蝕利用構成等離子體的陽離子和自由基，其中陽離子具有各向異性（適用于某一方向上的刻蝕），自由基具有各向同性（適用于所有方向上的刻蝕）。自由基的數量要遠遠超過陽離子的數量。

在這種情況下，干法刻蝕本應該像濕法刻蝕一樣具有各向同性。然而，正是干法刻蝕的各向異性刻蝕使超小型化電路成為可能。這是什么原因呢？另外，陽離子和自由基的刻蝕速度非常慢，那么面對這一缺點，我們又該如何將等離子體刻蝕方法應用到批量生產上呢？

1.縱橫比（A/R)

圖1. 縱橫比的概念以及技術進步對其的影響

縱橫比（Aspect Ratio）是水平寬度與垂直高度之比（即高度除以寬度）。電路的關鍵尺寸（CD）越小，縱橫比值越大。也就是說，假設縱橫比值為10，寬度為10nm，則在刻蝕過程中鉆出孔的高度應為100nm。因此，對于要求超小型化（2D）或高密度（3D）的下一代產品，需要極高的縱橫比值才能確保陽離子在刻蝕過程中能夠穿透底部的膜。

要在2D產品中實現關鍵尺寸小于10nm的超小型化技術，動態(tài)隨機存取存儲器（DRAM）的電容縱橫比值應保持100以上。同樣，3D NAND閃存也需要更高的縱橫比值來堆疊256層或更多的單元堆疊層。即便滿足其他工藝所需的條件，刻蝕工藝不達標，也無法生產出所需的產品。這就是為什么刻蝕技術越來越重要的原因。

2.等離子刻蝕概述

圖2. 根據薄膜類型確定等離子體源氣體

當采用中空管道時，管道直徑越窄，液體越容易進入，即所謂毛細現象。然而，如果要在暴露區(qū)域鉆孔（閉端），液體的輸入就會變得相當困難。因此，自70年代中期電路關鍵尺寸為3至5?以來，干法刻蝕逐漸取代濕法刻蝕成為主流。也就是說，雖然經過電離，但由于單個分子的體積小于有機聚合溶液分子的體積，所以更容易穿透深孔。

在等離子體刻蝕過程中，在注入適合于相關層的等離子體源氣體之前，應先將用于進行刻蝕的處理室內部調整成真空狀態(tài)。當刻蝕固體氧化物膜時，應使用較強的碳氟基源氣體。對于相對較弱的硅或金屬膜，則應使用氯基等離子體源氣體。

那么，柵極層和底層二氧化硅（SiO2）絕緣層應該如何刻蝕呢？

首先，對于柵極層，應利用帶有多晶硅刻蝕選擇性的氯基等離子體（硅＋氯氣）去除硅。對于底部絕緣層，應使用具有刻蝕選擇性和效力更強的碳氟基等離子體源氣（二氧化硅＋四氟化碳）分兩步對二氧化硅膜進行刻蝕。

3.反應離子刻蝕（RIE或物理化學刻蝕）工藝

圖3. 反應離子刻蝕法的優(yōu)勢（各向異性和高刻蝕速率）

等離子體同時包含各向同性的自由基和各向異性的陽離子，那么它是如何進行各向異性刻蝕呢？

等離子體干法刻蝕主要通過反應離子刻蝕（RIE，Reactive Ion Etching）或基于該方法的應用進行。RIE方式的核心是通過利用各向異性陽離子攻擊刻蝕區(qū)域，從而弱化薄膜中目標分子之間的結合力。弱化的區(qū)域被自由基吸收，與構成該層的粒子結合，轉化為氣體（一種揮發(fā)性化合物）并釋放出來。

雖然自由基具有各向同性的特征，但與具有強大結合力的側壁相比，構成底層表面的分子（其結合力因陽離子的攻擊而減弱）更容易被自由基捕獲并轉化為新的化合物。因此向下刻蝕成為主流。被捕獲的粒子變成帶有自由基的氣體，在真空的作用下從表面解吸并釋放出來。

此時，將通過物理作用得到的陽離子和化學作用得到的自由基結合進行物理化學刻蝕，與單獨進行陽離子刻蝕或自由基刻蝕的情況相比，刻蝕速率（Etch Rate，一定時間內刻蝕程度）增加了10倍。這種方法不但能夠增加各向異性向下刻蝕的刻蝕速率，同時也能夠解決刻蝕后聚合物殘留的問題。這種方法被稱為反應離子刻蝕（RIE）法。RIE刻蝕法成功的關鍵是找到適合于刻蝕膜的等離子源氣體。注意：等離子體刻蝕即RIE刻蝕，兩者可視為同一概念。

4.刻蝕速率（Etch Rate）和核心性能指數

圖4. 與刻蝕速率相關的核心刻蝕性能指數

刻蝕速率是指刻蝕薄膜一分鐘希望達到的刻蝕深度。那么，單個晶圓上各個部分的刻蝕速率互不相同又意味著什么呢？

這意味著晶圓上各個部分的刻蝕深度各不相同。出于這個原因，通過考慮平均刻蝕速率和刻蝕深度來設定應該停止刻蝕的終點（EOP）非常重要。即使設置了EOP，仍有一些區(qū)域的刻蝕深度比原計劃深（過度刻蝕）或淺（刻蝕不足）。然而，在刻蝕過程中，刻蝕不足比過度刻蝕造成的損害更大。因為在刻蝕不足的情況下，刻蝕不足的部分會妨礙后續(xù)工藝，如離子注入。

同時，選擇性（Selectivity，通過刻蝕速率衡量）是刻蝕工藝的關鍵性能指標。對其的衡量標準是根據掩模層（光刻膠膜、氧化膜、氮化硅膜等）與目標層的刻蝕速率對比而制定的。這意味著選擇性越高，目標層刻蝕得越快。小型化水平越高，對于選擇性的要求越高，以確?？梢酝昝莱尸F精細圖案。由于刻蝕方向呈直線，陽離子刻蝕的選擇性低，而自由基刻蝕的選擇性高，從而提高了RIE的選擇性。

5.刻蝕過程

圖5. 刻蝕過程

首先，將晶圓放置在氧化爐中，溫度保持在800至1000℃之間，隨后通過干法在晶圓表面上形成具有高絕緣性能的二氧化硅（SiO2）膜。接下來進入沉積工藝，通過化學氣相沉積（CVD）/物理氣相沉積（PVD）在氧化膜上形成硅層或導電層。如果形成硅層，則在必要時可進行雜質擴散處理以增加導電性。在雜質擴散過程中，往往會反復添加多種雜質。

此時應將絕緣層和多晶硅層結合起來進行刻蝕。首先，使用光刻膠。隨后，將掩模放置在光刻膠膜上，并通過浸沒法進行濕法曝光，從而在光刻膠膜上印刻上預期的圖案（肉眼不可見）。當通過顯影呈現圖案輪廓時，會清除掉感光區(qū)域的光刻膠。然后，將經過光刻工藝處理的晶圓轉入刻蝕過程，進行干法刻蝕處理。

干法刻蝕主要采用反應離子刻蝕（RIE）法進行，在這一過程中，主要通過更換適用于各個薄膜的源氣體來重復進行刻蝕。干法刻蝕和濕法刻蝕都旨在增加刻蝕的縱橫比（A/R值）。此外，還需要通過定期清潔來清除積聚在孔洞（刻蝕形成的間隙）底部的聚合物（Polymer）。重要的一點在于，所有變量（如材料、源氣、時間、形式和順序）應該進行有機調整，以確保清潔溶液或等離子體源氣能夠向下流動到溝槽底部。某個變量出現微小變動，都需要對其他變量進行重新計算，這種重新計算過程會重復進行，直到符合于各階段的目的。

最近，像原子層沉積（ALD）層這樣的單原子膜層變得越來越薄，材料也越來越硬。因此，刻蝕技術正朝著使用低溫低壓的方向發(fā)展?？涛g工藝旨在控制關鍵尺寸（CD），以此制作精細的圖案，并確保規(guī)避因刻蝕過程引發(fā)的問題，特別是刻蝕不足以及與殘留物清除相關的問題。以上兩篇關于刻蝕的文章旨在讓讀者了解刻蝕工藝的目的、實現上述目的所存在的障礙以及用來克服此類障礙的性能指標等。

審核編輯：劉清