《ChatGPT的前世今生》南航李丕績教授的解析

本文主要介紹泛型誕生的前世今生，特性，以及著名PECS原則的由來。 在日常開發(fā)中，必不可少的會(huì)使用到泛型，這個(gè)過程中經(jīng)常會(huì)出現(xiàn)類似“為什么這樣會(huì)編譯報(bào)錯(cuò)？”，“為什么這個(gè)列表無法添加

搭建一個(gè)基于ChatGPT的聊天系統(tǒng)是一個(gè)涉及多個(gè)步驟的過程，包括理解ChatGPT的API、設(shè)計(jì)用戶界面、處理數(shù)據(jù)和集成ChatGPT模型。以下是一個(gè)簡化的指南，用于創(chuàng)建一個(gè)基本的聊天系統(tǒng)。 1.

ChatGPT 是一種基于人工智能的自然語言處理技術(shù)，它能夠理解和生成人類語言。這種技術(shù)在多個(gè)行業(yè)中都有廣泛的應(yīng)用潛力。以下是一些ChatGPT特別適合的行業(yè)，以及它在這些行業(yè)中可能的應(yīng)用方式

使用ChatGPT進(jìn)行內(nèi)容創(chuàng)作是一個(gè)高效且富有創(chuàng)意的過程。以下是一些關(guān)鍵步驟和建議，幫助您充分利用ChatGPT進(jìn)行內(nèi)容創(chuàng)作： 一、準(zhǔn)備階段 注冊與登錄 ： 確保您已注冊ChatGPT賬號(hào)，并登錄

ChatGPT 現(xiàn)已在 Windows 上推出。 今天，OpenAI宣布已開始預(yù)覽其 AI 聊天機(jī)器人平臺(tái)ChatGPT的專用 Windows 應(yīng)用程序。 OpenAI 表示， ChatGPT

作者：京東科技 李俊兵 各位看官好，我是球神（江湖代號(hào)）。 自去年11月30日ChatGPT問世以來，迅速爆火出圈。 起初我依然以為這是和當(dāng)年Transformer, Bert一樣的“熱點(diǎn)”模型

將ChatGPT與ESP32進(jìn)行結(jié)合，可以在物聯(lián)網(wǎng)應(yīng)用方面做出更有意思的事情，如聊天機(jī)器人、語音助手和自然語言界面。下面，我將在ESP32中使用ChatGPT API。為了讓ESP32從

我用launch pad燒錄chatgpt_demo項(xiàng)目問題會(huì)有api key報(bào)錯(cuò)；請(qǐng)問用launch pad要如何設(shè)置api key和調(diào)試？還是只能通過idf?

我使用espbox lite進(jìn)行chatgpt_demo的燒錄 我的idf是v5.1release版本的，espbox是master版本的 在編譯時(shí)似乎沒有什么問題 在燒錄時(shí)報(bào)錯(cuò) 請(qǐng)問這是什么原因

當(dāng)?shù)貢r(shí)間5月13日OpenAI推出ChatGPT-4o，代表了人工智能向前邁出的一大步。在GPT-4turbo的強(qiáng)大基礎(chǔ)上，這種迭代擁有顯著的改進(jìn)。在發(fā)布會(huì)的演示中，OpenAI展示該模型的高級(jí)

一、初始階段（1960-1970）1960年代末：嵌入式系統(tǒng)的概念開始形成，最初用于專業(yè)的軍事和航天應(yīng)用，例如用于導(dǎo)彈控制的計(jì)算機(jī)系統(tǒng)。微處理器的誕生：1971年，英特爾推出了4004芯片，這是世界上第一個(gè)商用微處理器。它的出現(xiàn)標(biāo)志著嵌入式系統(tǒng)發(fā)展的一個(gè)里程碑，使得更小型、成本更低的電子設(shè)備設(shè)計(jì)成為可能。二、發(fā)展階段（1980年代）個(gè)人計(jì)算機(jī)（PC）的普及：

當(dāng)下AI人工智能崛起，很多開發(fā)領(lǐng)域都可看到ChatGPT的身影，F(xiàn)PGA設(shè)計(jì)中，是否也可以用ChatGPT輔助設(shè)計(jì)呢？

競爭冒險(xiǎn)：在組合電路中，當(dāng)邏輯門有兩個(gè)互補(bǔ)輸入信號(hào)同時(shí)向相反狀態(tài)變化時(shí)，輸出端可能產(chǎn)生過渡干擾脈沖的現(xiàn)象，稱為競爭冒險(xiǎn)。那么 FPGA 產(chǎn)生競爭冒險(xiǎn)的原因是什么呢？ 信號(hào)在 FPGA 器件內(nèi)部通過連線和邏輯單元時(shí)，都有一定的延時(shí)。 延時(shí)的大小與連線的長短和邏輯單元的數(shù)目有關(guān) 同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響 信號(hào)的高低電平轉(zhuǎn)換也需要一定的過渡時(shí)間 。由于以上存在的因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為毛刺 。如果一個(gè)組合邏輯電路中有毛刺出現(xiàn)，就說明該電路存在冒險(xiǎn) 。與分立元件不同，由于 PLD 內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級(jí)傳遞，因此毛刺現(xiàn)象在 PLD 、 FPGA 設(shè)計(jì)中尤為突出 。 毛刺的累加 將會(huì)影響整個(gè)設(shè)計(jì)的可靠性和精確性 。因此判斷邏輯電路中是否存在冒險(xiǎn)以及如何避免冒險(xiǎn)是 FPGA 設(shè)計(jì)人員必須要考慮的問題。 接下來我們就要考慮如何消除冒險(xiǎn) ，消除冒險(xiǎn)的方式有一下幾種： 1、利用冗余項(xiàng)消除毛刺 函數(shù)式和真值表所描述的是靜態(tài)邏輯，而競爭則是從一種 穩(wěn)態(tài)到另一種穩(wěn)態(tài)的過程。因此競爭是動(dòng)態(tài)過程，它發(fā)生在輸入變量變化時(shí)。此時(shí)，修改卡諾圖，增加多余項(xiàng)，在卡諾圖的兩圓相切處增加一個(gè)圓，可以消除邏輯冒險(xiǎn)。但該法對(duì)于計(jì)數(shù)器型產(chǎn)生的毛刺是無法消除的。 2、采用格雷碼 我們可以通過改變設(shè)計(jì)，破壞毛刺產(chǎn)生的條件，來減少毛刺的發(fā)生。例如，在數(shù)字電路設(shè)計(jì)中，常常采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器，這是因?yàn)楦窭状a計(jì)數(shù)器的輸出每次只有一位跳變 消除了競爭冒險(xiǎn)的發(fā)生條件，避免了毛刺的產(chǎn)生。 3、采樣法 由于冒險(xiǎn)出現(xiàn)在變量發(fā)生變化的時(shí)刻，如果待信號(hào)穩(wěn)定之后加入取樣脈沖，那么就只有在取樣脈沖作用期間輸出的信號(hào)才能有效。這樣可以避免產(chǎn)生的毛刺影響輸出波形。 一般說來，冒險(xiǎn)出現(xiàn)在信號(hào)發(fā)生電平轉(zhuǎn)換的時(shí)刻，也就是說在輸出信號(hào)的建立時(shí)間內(nèi)會(huì)發(fā)生冒險(xiǎn)，而在輸出信號(hào) 的保持時(shí)間內(nèi)是不會(huì)有毛刺信號(hào)出現(xiàn)的。如果在輸出信號(hào)的保持時(shí)間內(nèi)對(duì)其進(jìn)行采樣，就可以消除毛刺信號(hào)的影響。 4、吸收法 增加輸出濾波，在輸出端接上小電容Ｃ可以濾除毛刺 。但輸出波形的前后沿將變壞，在對(duì)波形要求較嚴(yán)格時(shí)，應(yīng)再加整形電路，該方法不宜在中間級(jí)使用。 5、延遲辦法 因?yàn)槊套罱K是由于延遲造成的，所以可以找出產(chǎn)生延遲的支路。對(duì)于相對(duì)延遲小的支路，加上毛刺寬度 的延遲可以消除毛刺。 還可以用高頻時(shí)鐘來驅(qū)動(dòng)一移位寄存器，待延時(shí)信號(hào)作數(shù)據(jù)輸入，按所需延時(shí)正確設(shè)置移位寄存器的級(jí)數(shù) ，移位寄存器的輸出即為延時(shí)后的信號(hào)。 當(dāng)然最好的就是，在設(shè)計(jì)之初，就對(duì)競爭冒險(xiǎn)進(jìn)行規(guī)避，具體規(guī)避方法有： 1、在設(shè)計(jì)中每一個(gè)模塊中只用一個(gè)時(shí)鐘，避免使用多時(shí)鐘設(shè)計(jì)，同時(shí)避免使用主時(shí)鐘分頻后的二次時(shí)鐘作為時(shí)序器件的時(shí)鐘輸入， 因?yàn)闀r(shí)鐘偏斜會(huì)比較大 。 2、設(shè)計(jì)譯碼邏輯電路時(shí)必須十分小心，因?yàn)樽g碼器和比較器本身會(huì)產(chǎn)生尖峰，容易產(chǎn)生毛刺，把譯碼器或比較器的輸出直接連到時(shí)鐘輸入端或異步清除端，會(huì)造成嚴(yán)重的后果。 3、在設(shè)計(jì)中 應(yīng)該盡量避免隱含 RS 觸發(fā)器的出現(xiàn)。一般要控制輸出被直接反饋到輸入端，采用反饋環(huán)路會(huì)出現(xiàn)隱含 RS 觸發(fā)器，其對(duì)輸入尖峰和假信號(hào)很敏感，輸入端有任何變化都有可能使輸出值立刻改變，此時(shí)易造成毛刺的產(chǎn)生，導(dǎo)致時(shí)序的嚴(yán)重混亂。 4、在設(shè)計(jì)電路時(shí) 要用寄存器和觸發(fā)器設(shè)計(jì)電路，盡量不要用鎖存器，因它對(duì)輸入信號(hào)的毛刺太敏感。如果堅(jiān)持用鎖存器設(shè)計(jì)必須保證輸入信號(hào)絕對(duì)沒有毛刺，且滿足保持時(shí)間。 5、在設(shè)計(jì)中充分利用資源 ，因?yàn)?大部分 FPGA 器件都為時(shí)鐘、復(fù)位、預(yù)置等信號(hào)提供特殊的全局布線資源，要充分利用這些資源。 6、在設(shè)計(jì)中 不論是控制信號(hào)還是地址總線信號(hào)、數(shù)據(jù)總線信號(hào)，都要采用另外的寄存器，以使內(nèi)部歪斜的數(shù)據(jù)變成同步數(shù)據(jù)。 7、在設(shè)計(jì)中 應(yīng)該盡 量避免使用延遲線，因它對(duì)工藝過程的變化極為敏感，會(huì)大大降低電路的穩(wěn)定性和可靠性，并將為測試帶來麻煩。 8、在設(shè)計(jì)中 對(duì)所有模塊的輸入時(shí)鐘、輸入信號(hào)、輸出信號(hào)都用Ｄ觸發(fā)器或寄存器進(jìn)行同步處理，即輸出信號(hào)直接來自觸發(fā)器或寄存器的輸出端。這樣可以消除尖峰和毛刺信號(hào)。

Dimitar Panayotov 在 2023 年 QA Challenge Accepted 大會(huì) 上分享了他如何在測試中使用 ChatGPT。

的ChatGPT4，我已接收您的智慧之光?！? end end endmodule 若要通過FPGA間接訪問類似ChatGPT的服務(wù)，需要設(shè)計(jì)一個(gè)可以處理網(wǎng)絡(luò)通信（如TCP/IP棧）及JSON解析等功能