為什么在Verilog HDL設(shè)計(jì)中一定要用同步而不能用異步時(shí)序邏輯？

同步時(shí)序邏輯是指表示狀態(tài)的寄存器組的值只可能在唯一確定的觸發(fā)條件發(fā)生時(shí)刻改變。只能由時(shí)鐘的正跳沿或負(fù)跳沿觸發(fā)的狀態(tài)機(jī)就是一例。always @(posedge clock) 就是一個(gè)同步時(shí)序邏輯的觸發(fā)條件, 表示由該 always 控制的 begin end 塊中寄存器變量重新賦值的情形只有可能在 clock 正跳沿發(fā)生。

而異步時(shí)序邏輯是指觸發(fā)條件由多個(gè)控制因素組成，任何一個(gè)因素的跳變都可以引起觸發(fā)。記錄狀態(tài)的寄存器組其時(shí)鐘輸入端不是都連結(jié)在同一個(gè)時(shí)鐘信號上。例如用一個(gè)觸發(fā)器的輸出連結(jié)到另一個(gè)觸發(fā)器的時(shí)鐘端去觸發(fā)的就是異步時(shí)序邏輯。

用 Verilog HDL 設(shè)計(jì)的可綜合模塊,必須避免使用異步時(shí)序邏輯，這不但是因?yàn)樵S多綜合器不支持異步時(shí)序邏輯的綜合，而且也因?yàn)橛卯惒綍r(shí)序邏輯確實(shí)很難來控制由組合邏輯和延遲所產(chǎn)生的冒險(xiǎn)和競爭。當(dāng)電路的復(fù)雜度增加時(shí)，異步時(shí)序邏輯無法調(diào)試。工藝的細(xì)微變化也會造成異步時(shí)序邏輯電路的失效。因?yàn)楫惒綍r(shí)序邏輯中觸發(fā)條件很隨意，任何時(shí)刻都有可能發(fā)生，所以記錄狀態(tài)的寄存器組的輸出在任何時(shí)刻都有可能發(fā)生變化。而同步時(shí)序邏輯中的觸發(fā)輸入至少可以維持一個(gè)時(shí)鐘后才會發(fā)生第二次觸發(fā)。這是一個(gè)非常重要的差別，因?yàn)槲覀兛梢岳眠@一個(gè)時(shí)鐘的時(shí)間在下一次觸發(fā)信號來到前，為電路狀態(tài)的改變創(chuàng)造一個(gè)穩(wěn)定可靠的條件。

因此我們可以得出結(jié)論：同步時(shí)序邏輯比異步時(shí)序邏輯具有更可靠更簡單的邏輯關(guān)系。如果我們強(qiáng)行作出規(guī)定，用 Verilog 來設(shè)計(jì)可綜合的狀態(tài)機(jī)必須使用同步時(shí)序邏輯,有了這個(gè)前提條件，實(shí)現(xiàn)自動(dòng)生成電路結(jié)構(gòu)的綜合器就有了可能 。因?yàn)檫@樣做大大減少了綜合工具的復(fù)雜度，為這種工具的成熟創(chuàng)造了條件。也為 Verilog 可綜合代碼在各種工藝和 FPGA 之間移植創(chuàng)造了條件。

Verilog RTL 級的綜合就是基于這個(gè)規(guī)定的。

下面我們將詳細(xì)說明同步與異步時(shí)序邏輯的差異。

在同步邏輯電路中，觸發(fā)信號是時(shí)鐘（clock）的正跳沿（或負(fù)跳沿）；觸發(fā)器的輸入與輸出是經(jīng)由兩個(gè)時(shí)鐘來完成的。第一個(gè)時(shí)鐘的正跳沿（或負(fù)跳沿）為輸入作準(zhǔn)備，在第一個(gè)時(shí)鐘正跳沿（或負(fù)跳沿）到來后到第二個(gè)時(shí)鐘正跳沿（或負(fù)跳沿）到來之前的這一段時(shí)間內(nèi)，有足夠的時(shí)間使輸入穩(wěn)定。當(dāng)?shù)诙€(gè)時(shí)鐘正跳沿（或負(fù)跳沿）到來時(shí)刻，由前一個(gè)時(shí)鐘沿創(chuàng)造的條件已經(jīng)穩(wěn)定，所以能夠使下一個(gè)狀態(tài)正確地輸出。

若在同一時(shí)鐘的正跳沿（或負(fù)跳沿）下對寄存器組既進(jìn)行輸入又進(jìn)行輸出，很有可能由于門的延遲使輸入條件還未確定時(shí)，就輸出了下一個(gè)狀態(tài)，這種情況會導(dǎo)致邏輯的紊亂。而利用上一個(gè)時(shí)鐘為下一個(gè)時(shí)鐘創(chuàng)造觸發(fā)條件的方式是安全可靠的。但這種工作方式需要有一個(gè)前提：確定下一個(gè)狀態(tài)所使用的組合電路的延遲與時(shí)鐘到各觸發(fā)器的差值必須小于一個(gè)時(shí)鐘周期的寬度。只有滿足這一前提才可以避免邏輯紊亂。在實(shí)際電路的實(shí)現(xiàn)中，采取了許多有效的措施來確保這一條件的成立，其中主要有以下幾點(diǎn)：

（1）全局時(shí)鐘網(wǎng)絡(luò)布線時(shí)盡量使各分支的時(shí)鐘一致；

（2）采用平衡樹結(jié)構(gòu)，在每一級加入緩沖器，使到達(dá)每個(gè)觸發(fā)器時(shí)鐘端的時(shí)鐘同步。（如圖 1、2 所示）

通過這些措施基本可以保證時(shí)鐘的同步，在后仿真時(shí)，若邏輯與預(yù)期設(shè)計(jì)的不一樣，可降低時(shí)鐘頻率，就有可能消除由于時(shí)鐘過快引起的觸發(fā)器輸入端由延遲和冒險(xiǎn)競爭造成的不穩(wěn)定從而使邏輯正確。

在組合邏輯電路中，多路信號的輸入使各信號在同時(shí)變化時(shí)很容易產(chǎn)生競爭冒險(xiǎn)，從而結(jié)果難以預(yù)料。下面就是一個(gè)簡單的組合邏輯的例子：C = a & b;

a 和 b 變化不同步使 C 產(chǎn)生了一個(gè)脈沖。這個(gè)結(jié)果也許與當(dāng)初設(shè)計(jì)時(shí)的想法并不一致，但如果我們能過一段時(shí)間，待 C 的值穩(wěn)定后再來取用組合邏輯的運(yùn)算結(jié)果，就可以避免競爭冒險(xiǎn)。同步時(shí)序邏輯由于用上一個(gè)時(shí)鐘的跳變沿時(shí)刻（置寄存器作為組合邏輯的輸入）來為下一個(gè)時(shí)鐘的跳變沿時(shí)刻的置數(shù)（置下一級寄存器作為該組合邏輯的輸出）做準(zhǔn)備，只要時(shí)鐘周期足夠長，就可以在下一個(gè)時(shí)鐘的跳變沿時(shí)刻得到穩(wěn)定的置數(shù)條件，從而在寄存器組中存入可靠的數(shù)據(jù)。

而這一點(diǎn)用異步電路是做不到的，因此在實(shí)際設(shè)計(jì)中應(yīng)盡量避免使用異步時(shí)序邏輯。若用彌補(bǔ)的方法來避免競爭冒險(xiǎn)，所耗費(fèi)的人力物力是很巨大的。也無法使所設(shè)計(jì)的 Verilog HDL代碼和已通過仿真測試的電路模塊結(jié)構(gòu)有知識產(chǎn)權(quán)的可能，因?yàn)楣に嚨募?xì)微改變就有可能使電路無法正常工作。顯而易見使用異步時(shí)序邏輯會帶來設(shè)計(jì)的隱患，無法設(shè)計(jì)出能嚴(yán)格按同一時(shí)間節(jié)拍操作控制數(shù)據(jù)流動(dòng)方向開關(guān)的狀態(tài)機(jī)。而這種能按時(shí)鐘節(jié)拍精確控制數(shù)據(jù)流動(dòng)開關(guān)的狀態(tài)機(jī)就是同步有限狀態(tài)機(jī)。它是算法計(jì)算過程中數(shù)據(jù)流動(dòng)控制的核心。計(jì)算結(jié)構(gòu)的合理配置和運(yùn)算效率的提高與算法狀態(tài)機(jī)的設(shè)計(jì)有著非常密切的關(guān)系。我們只有通過閱讀有關(guān)計(jì)算機(jī)體系結(jié)構(gòu)的資料和通過大量的設(shè)計(jì)實(shí)踐才能熟練地掌握復(fù)雜算法系統(tǒng)的設(shè)計(jì)。

審核編輯：湯梓紅