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解讀ADC采樣芯片(EV10AQ190A)的采樣(工作)模式(雙通道模式)

FPGA之家 ? 來源:FPGA之家 ? 2023-02-22 11:11 ? 次閱讀

工作模式有三種:分別為四通道模式、雙通道模式以及單通道模式,這里先簡單講述雙通道模式(由于工程中用過雙通道模式);

雙通道模式組態(tài):

1a3a268e-b255-11ed-bfe3-dac502259ad0.png

從這張圖中可以得到的信息是什么呢?

首先有兩個模擬輸入,分別為AAI,AAIN(這是一個模擬輸入 Analog Input A)和CAI,CAIN(Analog Input C),根據實際工程需要,選擇使用A輸入端口,或者C輸入端口,或者兩個都用。

信號從A輸入端口輸入時,就意味著使用ADC A和ADC B通道對輸入的模擬信號進行采樣,雙通道組態(tài)內部時鐘電路(Clock Circuit)為ADC A通道提供內部采樣時鐘,該時鐘反轉180°為ADC B通道提供采樣時鐘。這兩個時鐘的關系是由同一個外部時鐘源產生時鐘,因此時鐘頻率一致,但是相位完全相反。

當外部信號從C輸入端口輸入時,分析方法一致。

1a608586-b255-11ed-bfe3-dac502259ad0.png

上圖和圖2-2是類似的,都是雙通道模式的構造,不同的僅僅是模擬輸入端口變成了A和D;

同理,見下圖:

1a70eb2e-b255-11ed-bfe3-dac502259ad0.png

模擬輸入端口分別為B和C;

還有:

1a888f9a-b255-11ed-bfe3-dac502259ad0.png

模擬輸入端口為B和D;

好了,雙通道模式框架就這些。

接下來的問題是信號是如何采樣的?以及采樣后的信號是如何同步的?

見下圖:

雙通道模式的ADC時序圖

(作為一個對硬件一竅不通的萌新小白,以前看到這種圖基本上都是略過,我不知道它畫的是什么,也就是不能從圖中得到需要的信息,這里不得不感謝我的師兄,他耐心地教會了我很多有關硬件的東西,讓我的知識從此處的空白變得不在蒼白,我想我會觸類旁通,通過這次機會學會更多的東西。也要感謝我的導師,他給了我機會,平臺去接觸這方面的知識。說實話,真的很感謝這些幫助過我的人,我覺得自己很幸運,我會珍惜。也許有時候說話的方式不對,還請見諒!還有已經畢業(yè)的師兄,你給我提出了很多真誠的問題,讓我認識到時間的緊迫性以及自身的差距?。?/p>

1ac1440c-b255-11ed-bfe3-dac502259ad0.png

我將詳細地將我知道的把這張圖分解開來認識:

1adaf69a-b255-11ed-bfe3-dac502259ad0.png

首先是這兩條斜線,代表模擬輸入的信號,很容易地可以知道上方的模擬輸入是從A或者B輸入端口輸入的模擬信號,下面的斜線代表C或D端口輸入的模擬信號;

接著便是基準時鐘CLK:

1af112cc-b255-11ed-bfe3-dac502259ad0.png

該時鐘最大的頻率為2.5GHz;

該時鐘經過二分頻,得到如下兩個時鐘,稱為內部采樣時鐘,這樣內部采樣時鐘的頻率變?yōu)樽畲?.25GHz:

1b04e356-b255-11ed-bfe3-dac502259ad0.png

這兩個時鐘頻率相等,相位相反;

時鐘上升沿到達時采樣;

這兩個內部采樣時鐘的上升沿采樣,合起來最大采樣頻率相當于2.5GHz了。

再整個看下面這幅圖:

1b1fe566-b255-11ed-bfe3-dac502259ad0.png

假如模擬信號是從A或B端口輸入的,內部采樣時鐘上升沿到達時,對模擬信號進行采樣,第一個上升沿到達時采樣數據為N,第二個上升沿到達時,采樣數據為N+1,以此類推即可。

假如模擬信號是從C或D端口輸入的,采樣原理同上,采樣數據表示為M,M+1等。

1b40a724-b255-11ed-bfe3-dac502259ad0.png

不如將內部時鐘標記為clk1和clk2(上下),clk1的第一個上升沿到達時,采樣數據為上圖的N,clk2的第一個上升沿到達時,采樣數據為N+1,clk1的第二個上升沿到達時,采樣數據為N+2,clk2的第二個上升沿到達時,采樣數據為N+3,以此類推!

好像這樣描述會更加的詳細!

ADC采樣芯片采取流水線模式,當采樣到信號時,芯片內部發(fā)出一個同步使能信號,表示有了采樣數據,該同步了數據了,數據同步到哪里呢?例如可以同步到FPGA內部,以供測量或處理!

所謂的流水線結構,就是邊采樣邊同步,這樣可以加快處理速度,提高效率!

同步時鐘有效時,進行數據同步:

1b6d0170-b255-11ed-bfe3-dac502259ad0.png

從這幅圖也可以看出,同步時鐘是內部采樣時鐘頻率的1/2,也就是外面基準時鐘頻率的1/4,可以認為這個時鐘是基準時鐘4分頻得到的。

若采用的是A或者B輸入端口輸入,假設是A端口輸入,則上面同步時鐘有效(ADR/BDR),理想情況下ADR與BDR是一樣的,數據同步上升沿和下降沿都有效,即上升沿到來時同步一個數據,下降沿到來時同步一個數據,具體的過程是這樣的,ADR的上升沿到來時,同步數據N,BDR的上升沿到達時,同步數據N+1,ADR的下降沿到達時,同步數據N+2,BDR的下降沿到達時,同步數據N+3,如此繼續(xù)下去。

雖然自己做的工程,沒有涉及單通道、以及四通道,但是我想還是有必要去寫一下這方面的理解,看看能不能觸類旁通,還有想法把單通道以及四通道的部分模塊Verilog HDL代碼寫一下。

為了方便大家看到原汁原味的英文數據手冊,這里貼出來吧,想了解更多的可以直接看數據手冊!數據手冊

實際上,數據手冊中也說了:

1b8f68d2-b255-11ed-bfe3-dac502259ad0.png

簡單地解讀一下就是,雙通道模式中,兩個模擬輸入可以是以下這幾種情況:

(AAI,AAIN)和(CAI和CAIN),在這種情況下,相對于輸入(AAI,AAIN)端口的采樣輸出是(A0...A9)和(B0...B9),在根據上圖:

1bf3f900-b255-11ed-bfe3-dac502259ad0.png

從中可以看出,(A0...A9)和(B0...B9)不就是N,N+1,...嗎?只不過每一個采樣數據用10位二進制數來表示罷了。

第二、第三、第四中情況我就不多說了,幾乎一模一樣!

審核編輯 :李倩

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原文標題:解讀ADC采樣芯片(EV10AQ190A)的采樣(工作)模式(雙通道模式)

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