插值法幀同步（ISE/Verilog/CXD301）

1 運(yùn)行平臺

硬件：CXD301數(shù)字信號處理板 系統(tǒng)：win7/64；win7/32；win10/64 軟件：ISE/ModelSimSE/Verilog/Matlab

2 主要功能及性能指標(biāo)

3.2.1主要功能

1）產(chǎn)生基帶原始數(shù)據(jù)

2）幀同步信號提取

3.2.2主要性能指標(biāo)

1） 發(fā)送端

系統(tǒng)時鐘：50MHz

基帶數(shù)據(jù)碼率：195.3125kbps

數(shù)據(jù)內(nèi)容：幀長16位，幀同步字長7位，同步字為1011000

2） 接收端

系統(tǒng)時鐘：發(fā)送端送來的數(shù)據(jù)時或信號，195.3125kbps

同步方式：具有搜索、校驗、同步三種狀態(tài)：幀長、幀同步字、搜索容錯位數(shù)、校核容錯位數(shù)、同步容錯位數(shù)可通過修改程序參數(shù)快速設(shè)置。

3 程序結(jié)構(gòu)框圖說明

幀同步電路系統(tǒng)主要由基帶數(shù)據(jù)生成模塊（pcm.v）、幀同步模塊（FrameSync.v）模塊組成。

基帶數(shù)據(jù)生成模塊生成的原始數(shù)據(jù)（1.5625Mbps）送至開發(fā)板上擴(kuò)展口，經(jīng)短接線由第35腳送回FPGA芯片；數(shù)據(jù)生成的同步時鐘信號也經(jīng)擴(kuò)展口硬件環(huán)回至幀同步模塊。為便于測試環(huán)路同步及失步狀態(tài)，輸入端設(shè)計了一個數(shù)據(jù)選擇控制邏輯，通過按鍵控制輸入數(shù)據(jù)。幀同步的詳細(xì)工作原理及實現(xiàn)方法請參見《數(shù)字通信同步技術(shù)的MATLAB與FPGA實現(xiàn)》或觀看杜勇老師講解視頻。

4 資料清單

1）FPGA工程源程序（提供網(wǎng)盤鏈接）

2）開發(fā)工具（提供網(wǎng)盤鏈接）：ISE/

ModelSim/Verilog HDL/Matlab2014a/串口調(diào)試助手

安裝方法請關(guān)注B站UP主：杜勇FPGA觀看“FPGA環(huán)境安裝”合集

3）工程代碼講解視頻（杜勇老師主講，可在線觀看）

主要包括功能說明、FPGA代碼講解、ModelSim仿真過程、板載測試方法等完整的設(shè)計測試流程。

程序功能說明（試看）

系統(tǒng)測試視頻（試看） FPGA程序設(shè)計視頻及FPGA工程源程序（付費(fèi)后可見）

審核編輯 ：李倩