Vivado DDR4仿真操作

首先新建ddr的IP，具體每個(gè)參數(shù)的含義，可以參考之前寫的

Virtex7 Microblaze下DDR3測(cè)試

再右鍵，打開IP的Example Design，這樣才能生成ddr對(duì)應(yīng)的model。

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如果右鍵發(fā)現(xiàn)這個(gè)按鈕是不可用的，那就多等等，IP建好后需要等synth_design Complete后，很多文件才生成完畢。

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在sim目錄下，可以看到很多的hidden的文件，這是因?yàn)樯傻腗odel被加密了，我們只能使用，但看不到源碼

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我們可以看下工程下面有個(gè)ddr4_model.sv的文件。

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該文件是加密的：

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我們直接進(jìn)行仿真即可：

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進(jìn)入到仿真頁(yè)面，直接通過tcl仿真1ms，但其實(shí)仿真不到1ms就會(huì)結(jié)束：

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在仿真結(jié)束時(shí)，會(huì)提示下面的信息：

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我們可以把ddr ip的AXI總線拉出來，看一下axi寫操作和讀操作的數(shù)據(jù)。

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