在硬件/軟件接口調(diào)試

雖然硬件/軟件接口的設(shè)計(jì)問題已經(jīng)討論了十年的大部分時(shí)間，但當(dāng)今應(yīng)用程序驅(qū)動(dòng)設(shè)計(jì)中軟件內(nèi)容的增加使這些問題——特別是軟件對硬件和有效分區(qū)的依賴性——成為了新的緊迫性。過去，軟件開發(fā)人員使用連接到原型板的嵌入式軟件調(diào)試器以獨(dú)立于硬件的“外圍盲區(qū)”方式執(zhí)行調(diào)試任務(wù)。這提供了對處理器的深入了解，但幾乎沒有關(guān)于周圍外圍設(shè)備和片上互連結(jié)構(gòu)的信息。相比之下，硬件開發(fā)人員專注于寄存器和片上系統(tǒng) （SoC） 互連中的低級(jí)效應(yīng)，這些效應(yīng)每年都變得越來越復(fù)雜。

在考慮調(diào)試挑戰(zhàn)時(shí)，必須評(píng)估片上和系統(tǒng)內(nèi)效應(yīng)。在開發(fā)階段需要進(jìn)行片上調(diào)試，以確保芯片本身正常工作。系統(tǒng)內(nèi)效應(yīng)與芯片在其環(huán)境中的行為方式有關(guān)。如果要在芯片開發(fā)期間考慮影響，則調(diào)試系統(tǒng)內(nèi)影響需要對環(huán)境進(jìn)行復(fù)雜建模，或者在芯片可用后控制實(shí)際環(huán)境。

圖 1 顯示了一個(gè)典型的基于 ARM 內(nèi)核的 SoC，其處理器子系統(tǒng)包含各種處理器，這些處理器通過連貫的結(jié)構(gòu)連接到芯片的其余部分。SoC 還包含用于 3D 圖形、數(shù)字信號(hào)處理、專用專用硬件加速器、低速外設(shè)和高速接口的定制應(yīng)用特定組件。調(diào)試挑戰(zhàn)包括同步調(diào)試多個(gè)內(nèi)核、確保 IP 塊集成正常工作、調(diào)試 AMBA 4 AXI 一致性擴(kuò)展 （ACE） 協(xié)議等協(xié)議，以及調(diào)試整個(gè)芯片互連。

圖 1：典型的基于 ARM 內(nèi)核的 SoC 存在調(diào)試挑戰(zhàn)，例如同步調(diào)試多個(gè)內(nèi)核。

相比之下，圖 2 在其系統(tǒng)環(huán)境中顯示了相同的 SoC。SoC 和實(shí)際系統(tǒng)外圍設(shè)備之間的連接建立在 PCB 上，并且通?；?DigRF、MIPI 和 USB 等標(biāo)準(zhǔn)?，F(xiàn)在，調(diào)試挑戰(zhàn)從片上區(qū)域轉(zhuǎn)移到芯片在其環(huán)境中的行為方式。例如，圖形引擎生成的幀是否被外部顯示器正確顯示？各種片外和系統(tǒng)內(nèi)效應(yīng)需要與片上效應(yīng)一起考慮，因?yàn)樗鼈兺ǔ?huì)驅(qū)動(dòng)圖形內(nèi)容和控制。

圖 2：系統(tǒng)環(huán)境中的 SoC 對芯片在其環(huán)境中的行為方式提出了調(diào)試挑戰(zhàn)。

硬件/軟件集成和調(diào)試方法

在開發(fā)流程中，設(shè)計(jì)團(tuán)隊(duì)使用多種技術(shù)來實(shí)現(xiàn)軟件調(diào)試和硬件/軟件集成。

一旦所有芯片都可用并集成后，硬件團(tuán)隊(duì)通常會(huì)構(gòu)建有限數(shù)量的原型板，以便軟件開發(fā)人員可以開始在設(shè)備上構(gòu)建他們的代碼。在產(chǎn)品發(fā)布并激增后，這些原型板通常被稱為開發(fā)套件。它們以實(shí)時(shí)速度運(yùn)行并且完全準(zhǔn)確。調(diào)試器通過 JTAG（邊界掃描）接口連接到這些板。這種類型的軟件調(diào)試非常普遍且易于理解，但也有其挑戰(zhàn)，因?yàn)閷τ布疃鹊脑L問受限于實(shí)現(xiàn)的片上儀器的級(jí)別。

將集成到板上的基于 FPGA 的芯片原型可以在硅片之前幾個(gè)月提供。這些原型在數(shù)十 MHz 范圍內(nèi)運(yùn)行，硬件精確，并且通常只有在穩(wěn)定的寄存器傳輸語言 （RTL） 代碼可用后才能使用。它們允許有限的調(diào)試功能。與軟件調(diào)試器的連接通常通過 JTAG 建立，但設(shè)計(jì)人員可以使用調(diào)試信息增強(qiáng) RTL，以啟用硬件/軟件調(diào)試和分析。根據(jù)原型，可以將芯片連接到環(huán)境；經(jīng)常需要使用速度適配器，或者需要降低環(huán)境速度以匹配原型速度。

硬件仿真器甚至可以在設(shè)計(jì)流程的早期使用，它們在 MHz 速度范圍內(nèi)執(zhí)行正在開發(fā)的芯片或其子集。它們提供快速啟動(dòng)（與基于 FPGA 的原型設(shè)計(jì)相比，后者需要對實(shí)現(xiàn)硬件的代碼進(jìn)行更多修改）和更好的硬件/軟件調(diào)試，因?yàn)橛布?a target="_blank">仿真器的很大一部分專用于調(diào)試和控制設(shè)計(jì)。然而，當(dāng)今仿真器的大小和價(jià)格限制了它們被大量軟件開發(fā)人員復(fù)制的能力。

RTL 仿真是第一個(gè)可以滿足精確硬件和軟件的執(zhí)行環(huán)境。它提供了出色的硬件調(diào)試能力，但由于它運(yùn)行在 KHz 范圍內(nèi)，它在軟件開發(fā)和軟硬件集成方面的適用性非常有限。RTL 專注于硬件驗(yàn)證，傳統(tǒng)上僅用于非常低級(jí)的裸機(jī)軟件開發(fā)。鑒于現(xiàn)代片上和片外接口的復(fù)雜性，商業(yè)驗(yàn)證 IP（提供預(yù)定義的測試模式以檢查接口正確性）可以在片上和系統(tǒng)內(nèi)使用。

使用不太準(zhǔn)確的抽象硬件模型，正在開發(fā)的虛擬芯片平臺(tái)可以高速運(yùn)行，有時(shí)在硅片之前 9-12 個(gè)月就可以使用。它們使用 GNU 調(diào)試器 （GDB） 和周期精確調(diào)試接口 （CADI） 等標(biāo)準(zhǔn)接口提供出色的軟件調(diào)試功能，以將軟件調(diào)試器連接到虛擬化硬件。以后可以在板級(jí)使用相同的軟件調(diào)試器。根據(jù)建模工作，整個(gè)芯片及其環(huán)境可用于片上和系統(tǒng)內(nèi)的高級(jí)硬件/軟件調(diào)試。

最后，軟件開發(fā)工具包 （SDK） 通常是最早可用的開發(fā)平臺(tái)。像 Apple iPhone SDK 或 Android SDK 這樣的 SDK 使許多軟件開發(fā)人員能夠?yàn)榉浅３橄蟮挠布帉懘a，因此無法調(diào)試。在 SDK 上開發(fā)的代碼通常需要重新編譯才能在實(shí)際設(shè)備上運(yùn)行，這與前面提到的虛擬原型和其他引擎不同，后者加載 .elf 文件并運(yùn)行稍后在硬件目標(biāo)上執(zhí)行的相同二進(jìn)制代碼。

跨執(zhí)行引擎進(jìn)行調(diào)試

電子制造商越來越多地跨多個(gè)內(nèi)核分發(fā)軟件，以保持在復(fù)雜設(shè)計(jì)的功率范圍內(nèi)。因此，多核調(diào)試已成為更大的挑戰(zhàn)。多核設(shè)計(jì)的完全同步的異構(gòu)軟件調(diào)試非常適合在所有軟件組件和硬件本身中設(shè)置斷點(diǎn)，然后允許檢查狀態(tài)、堆棧、軟件中的變量和硬件中的寄存器。

使用原型板，即使不是不可能，也很困難。如果斷點(diǎn)觸發(fā)了一個(gè)處理器的軟件并導(dǎo)致其停止，則所有其他處理器繼續(xù)執(zhí)行，從而改變斷點(diǎn)發(fā)生的環(huán)境狀態(tài)。相比之下，使用虛擬原型，所有參與元素（即所有處理器和硬件模塊）都可以在斷點(diǎn)發(fā)生時(shí)準(zhǔn)確停止，從而實(shí)現(xiàn)高效的硬件/軟件調(diào)試。

此外，當(dāng)開發(fā)人員在實(shí)際硬件或老一代虛擬原型上工作時(shí)，他們會(huì)看到各種不同步的調(diào)試器窗口?，F(xiàn)代虛擬原型允許用戶通過抽象層有效地集成來自不同供應(yīng)商的處理器模型，從而在單一、統(tǒng)一的環(huán)境中實(shí)現(xiàn)完全同步的調(diào)試和分析。

另一個(gè)在實(shí)際開發(fā)板上難以分析的影響是根據(jù)硬件所處的狀態(tài)而必須停止軟件。在仿真器、RTL 模擬器和虛擬原型的世界中，硬件調(diào)試是先進(jìn)的，兩者硬件和軟件可以根據(jù)表示硬件內(nèi)狀態(tài)或狀態(tài)轉(zhuǎn)換的斷點(diǎn)有效地停止 - 例如達(dá)到特定的計(jì)數(shù)器值或通過總線發(fā)送的特定事務(wù)。

每當(dāng)涉及基于軟件的硬件執(zhí)行時(shí)，軟件調(diào)試也可以與不同硬件抽象級(jí)別的混合有效地同步。這在衍生項(xiàng)目開始時(shí)很有價(jià)值，因?yàn)樾碌挠布M件在事務(wù)級(jí)別作為高度抽象的模型可用，而不是在 RTL 上實(shí)現(xiàn)的硬件。

全面了解硬件/軟件

現(xiàn)代軟件的復(fù)雜性及其對執(zhí)行它的硬件的依賴性使得延遲調(diào)試和硬件/軟件集成，直到所有芯片都可用并集成到 PCB 上是不可行的。芯片和系統(tǒng)開發(fā)團(tuán)隊(duì)可以使用多個(gè)執(zhí)行引擎，但這些引擎的開發(fā)和調(diào)試軟件能力差異很大。圖 3 顯示了之前介紹的芯片和電路板與引擎相結(jié)合以執(zhí)行正在開發(fā)的芯片以及與硬件/軟件調(diào)試的連接。

圖 3：結(jié)合 SoC 和電路板的硬件/軟件執(zhí)行引擎在芯片開發(fā)過程中執(zhí)行芯片。

Debug 有幾個(gè)層次，通常構(gòu)建在 Eclipse 等集成開發(fā)環(huán)境 （IDE） 上。用戶需要調(diào)試實(shí)際的硬件、操作系統(tǒng)之外的裸機(jī)軟件執(zhí)行、硬件和軟件的結(jié)合以及整個(gè)系統(tǒng)的性能。

隨著不同引擎和新一代軟件調(diào)試器的混合組合，該行業(yè)正在接近一個(gè)時(shí)代，在這個(gè)時(shí)代，軟件開發(fā)人員可以比以往任何時(shí)候都更早地在設(shè)計(jì)周期中獲得軟件和硬件的完整程序員視圖。

作者：Frank Schirrmeister ，Michael （Mac） McNamara，Larry Melling ，Neeti Bhatnagar

審核編輯：郭婷