淺談DDR5 的功率感知和信號(hào)完整性

正如每個(gè)工程師在早期階段都知道的那樣，必須遵守時(shí)鐘沿。在數(shù)字領(lǐng)域，通過全局和本地時(shí)鐘樹的同步、擺率和上升/下降時(shí)間都結(jié)合在一起，使產(chǎn)品“滴答”。同時(shí)使用時(shí)鐘信號(hào)的上升沿和下降沿來增加數(shù)據(jù)吞吐量的概念——所謂的雙倍數(shù)據(jù)速率或 DDR——徹底改變了數(shù)字設(shè)計(jì)。

今天，DDR 被用于計(jì)算機(jī)系統(tǒng)中的許多接口，其中之一與處理器與內(nèi)存的接口方式有關(guān)。每個(gè)新應(yīng)用程序都會(huì)突破此界面的限制。最新的技術(shù)，如人工智能 （AI）、機(jī)器學(xué)習(xí) （ML） 和數(shù)據(jù)挖掘，將使其更加困難。

針對(duì)高帶寬 SDRAM 的最新版 DDR 接口 DDR5 的開發(fā)始于 2017 年。JESD79-5 DDR5 SDRAM 標(biāo)準(zhǔn)于 2020 年 7 月發(fā)布，比預(yù)期晚，甚至更受熱捧。

DDR5帶來了什么？

與 DDR4 相比，DDR5 承諾的主要功能是降低功耗和雙倍帶寬。這意味著從 3.2 Gbps 增加到 6.4 Gbps，時(shí)鐘頻率也相應(yīng)地從 1.6 GHz 增加到 3.2 GHz。通過將電源電壓略微降低 （0.1 V） 至 1.1 V 來解決低功耗方面的問題。

這伴隨著電源管理的轉(zhuǎn)變，從主板轉(zhuǎn)移到雙列直插式內(nèi)存模塊 （DIMM）。DIMM 容量也從 16 Gb 增加到 64 Gb，從而產(chǎn)生更高容量的內(nèi)存模塊。通道數(shù)量的變化補(bǔ)充了這一點(diǎn)，每個(gè) DIMM 從 1 個(gè)變?yōu)?2 個(gè)，每個(gè) DIMM 都有一個(gè) 40 位數(shù)據(jù)通道，而 DDR4 中只有一個(gè) 72 位數(shù)據(jù)通道。數(shù)據(jù)位的總數(shù)保持不變，但通過兩個(gè)通道傳遞數(shù)據(jù)位會(huì)對(duì)時(shí)鐘信號(hào)的生成和分配方式產(chǎn)生影響。這是為了提高信號(hào)完整性（SI）。

雖然較低的電源電壓會(huì)降低功率，但它具有較小的噪聲容限，這會(huì)影響設(shè)計(jì)。但是，DDR5 還將電源管理 IC （PMIC） 從主板移到模塊上。這是另一個(gè)重大變化，它使電源管理、電壓調(diào)節(jié)和上電排序在物理上更接近模塊上的存儲(chǔ)設(shè)備。這也應(yīng)該有助于電源完整性 （PI） 并提供對(duì) PMIC 運(yùn)行方式的更多控制。

設(shè)計(jì)挑戰(zhàn)：PI 和 SI

很明顯，在標(biāo)準(zhǔn)的開發(fā)過程中已經(jīng)考慮了信號(hào)完整性，將 PMIC 移至模塊也應(yīng)該帶來其自身的優(yōu)勢(shì)。然而，設(shè)計(jì)人員仍需要考慮功率感知信號(hào)完整性的整體影響。傳統(tǒng)的工作流程會(huì)假設(shè)一個(gè)理想的配電網(wǎng)絡(luò) （PDN），并且可能會(huì)忽略耦合信號(hào)、電源和接地層對(duì)整個(gè) PCB 的整體信號(hào)完整性的影響。如果分別分析電源完整性和信號(hào)完整性，則可能會(huì)遺漏電源感知信號(hào)完整性問題。

這包括同時(shí)開關(guān)噪聲 （SSN），它被比作 PCB 中的地反彈。實(shí)際上，SSN 具有改變接地層電位的效果，或者它也可能表現(xiàn)為電源軌上的下降，這是由于多個(gè)接收器同時(shí)切換并且消耗的功率超過了 PDN 在那一刻所能提供的功率。當(dāng)多個(gè)信號(hào)一起切換時(shí)，高速并行總線（例如 DDR）可能會(huì)特別受到 SSN 的影響（圖 1）。

圖 1 DDR5 信號(hào)質(zhì)量與使用 2D 和 3D 眼圖的 JEDEC 規(guī)范進(jìn)行比較。資料來源：Cadence 設(shè)計(jì)系統(tǒng)

對(duì) SSN 的影響進(jìn)行準(zhǔn)確建模并非天生簡(jiǎn)單，大多數(shù)傳統(tǒng) EDA 工具使用單獨(dú)的功耗感知模型來解決它；例如，IBIS 5.0+ 模型和互連模型。大多數(shù)信號(hào)完整性工具無法執(zhí)行 SSN 分析，因?yàn)橐坏┎季滞瓿桑β矢兄ミB模型就可用。這意味著設(shè)計(jì)階段的噪聲分析通常僅限于設(shè)計(jì)規(guī)則和幾何規(guī)則檢查。

FDTD方法

在當(dāng)今使用的大多數(shù)仿真技術(shù)中，信號(hào)分析和 PDN 之間存在根本性的脫節(jié)。這是一個(gè)帶有其他缺點(diǎn)的傳統(tǒng)，因?yàn)榈讓?a target="_blank">仿真技術(shù)早在設(shè)計(jì)以 Gbps 速度運(yùn)行的并行總線（如 DDR5）之前就已經(jīng)開發(fā)出來了。

通常，SPICE 模型的復(fù)雜性可能會(huì)有所不同，使用時(shí)域仿真來生成準(zhǔn)確的 RLC 模型，同時(shí)有時(shí)會(huì)假設(shè)一個(gè)理想的基礎(chǔ)。這會(huì)產(chǎn)生基于簡(jiǎn)單頻率響應(yīng)的時(shí)域模型，通過仿真提取。這犧牲了準(zhǔn)確性以換取權(quán)宜之計(jì)，而對(duì)于更高的頻率，工程師轉(zhuǎn)向可以使用混合求解器創(chuàng)建的 S 參數(shù)。SPICE 模型和 S 參數(shù)都很有用，尤其是因?yàn)?S 參數(shù)不包含任何低頻或直流信息。

有限差分時(shí)域方法或 FDTD 與混合求解器一起使用，可將覆蓋范圍擴(kuò)展到信號(hào)、電源和接地線。集成和組合多個(gè)求解器的輸出以解決電路布局以及傳輸線和電磁場(chǎng)的工具能夠更好地提供數(shù)據(jù)和電源/接地平面之間的時(shí)變交互。一個(gè)例子是Sigrity SPEED2000引擎，它使用 FDTD 方法來分析 IC 封裝和 PCB 的布局。

簽核模擬

使用 FDTD 方法支持快速設(shè)計(jì)流程，并訪問支持多域規(guī)則檢查和仿真的功率感知信號(hào)完整性分析。但對(duì)于最終簽核，工程師可能仍會(huì)轉(zhuǎn)向 3D 全波建模方法，因?yàn)檫@提供了所需的精度（圖 2）。

圖 2信號(hào)完整性簽核過程需要對(duì)跨多??個(gè)層和多個(gè)結(jié)構(gòu)的耦合信號(hào)進(jìn)行準(zhǔn)確的 3D 建模。資料來源：Cadence 設(shè)計(jì)系統(tǒng)

這種準(zhǔn)確性是以計(jì)算能力和模擬時(shí)間為代價(jià)的。這可以通過分段來解決，但這只會(huì)將問題分解成更小的部分；這些碎片仍然需要處理。

這就是并行化提供真正性能優(yōu)勢(shì)的地方。通過使用基于有限元分析 （FEM） 的方法，將任務(wù)分解為更小的部分，這些部分可以分布在大規(guī)模并行架構(gòu)中，例如數(shù)據(jù)中心或云服務(wù)器。分析結(jié)果重新組合成基于頻率響應(yīng)的 S 參數(shù)模型。FEM 由Clarity 3D Solver提供，然后 Sigrity 技術(shù)可以分析模型。

DDR5 的功率感知信號(hào)完整性

傳統(tǒng)的信號(hào)分析通常在 PDN 是“理想”的假設(shè)下運(yùn)行。這是為了方便和權(quán)宜之計(jì)，而不是準(zhǔn)確性。隨著我們進(jìn)入具有 6.4-Gbps 數(shù)據(jù)速率和 3.2-GHz 系統(tǒng)時(shí)鐘的 DDR5 領(lǐng)域，功耗感知信號(hào)完整性問題的可能性開始變得更加顯著。

如果工程師希望采用 DDR5 提供的性能，則越來越有必要在系統(tǒng)中的所有關(guān)鍵點(diǎn)應(yīng)用功耗感知信號(hào)完整性分析：芯片、封裝和 PCB。這種分析水平會(huì)對(duì)底層計(jì)算平臺(tái)提出巨大的要求，更不用說總設(shè)計(jì)時(shí)間了。

沒有一種方法可以提供完全解決功率感知信號(hào)完整性分析所需的覆蓋范圍。建議使用一種整體處理分析的方法，主要要求是具有最終將信號(hào)、電源和接地作為完整電氣系統(tǒng)進(jìn)行分析的工具層次結(jié)構(gòu)。

在該層次結(jié)構(gòu)中，設(shè)計(jì)人員可以使用電氣規(guī)則檢查 （ERC） 來估計(jì)電源層和接地層之間的噪聲耦合。然而，最終解決方案必須包括功率感知信號(hào)完整性分析，該分析結(jié)合快速準(zhǔn)確的場(chǎng)求解器以進(jìn)行互連提取。

Brad Griffin是 Cadence Design Systems 的多物理場(chǎng)系統(tǒng)分析產(chǎn)品管理組總監(jiān)。