Verilog設(shè)計(jì)過程中的一些經(jīng)驗(yàn)與知識(shí)點(diǎn)

“ 本文主要分享了在Verilog設(shè)計(jì)過程中一些經(jīng)驗(yàn)與知識(shí)點(diǎn)，主要包括塊語句、阻塞賦值和非阻塞賦值 以及結(jié)構(gòu)說明語句(initial, always, task, function)。”

01塊語句

• 順序塊 begin…end

  • 塊內(nèi)的語句是按照順序執(zhí)行的；

  • 塊內(nèi)的每條語句延時(shí)控制都是相對(duì)于上條語句結(jié)束的時(shí)刻；

  • 仿真時(shí)，執(zhí)行到最后一條語句該語句塊執(zhí)行結(jié)束。

• 并行塊fork…end

  • 塊內(nèi)的語句是按照獨(dú)立的同時(shí)開始執(zhí)行的；

  • 塊內(nèi)的每條語句延時(shí)控制都是相對(duì)于程序進(jìn)入該語句塊的時(shí)刻而言；

  • 仿真時(shí)，所需最長(zhǎng)時(shí)間的語句執(zhí)行結(jié)束后，該語句塊執(zhí)行結(jié)束。

例：

reg  [7:0]    l1,l2;  reg[7:0]k1,k2;initialbeginl1=0;l2=0;#15l1=2;#10l2=8;endinitialforkk1=0;k2=0;#15k1=2;#10k2=8;join

仿真結(jié)果如下：

從仿真結(jié)果可以看出：在順序塊中，15ns的時(shí)候，l1被賦值為8’h2，在25ns的時(shí)候，l2被賦值為8’h8；而在并行塊中，10ns的時(shí)候，k2被賦值為8’h8，在15ns的時(shí)候，k1被賦值為8’h2?？梢院苋菀酌靼醉樞驂K和并行塊的特性。

02阻塞賦值和非阻塞賦值

• 阻塞賦值(Blocking)

阻塞賦值用“=”表示：在賦值時(shí)，先計(jì)算等號(hào)（“=”）右邊部分的值，這時(shí)賦值語句不允許其他的語句干擾，直到賦值完成，也就是說“阻塞”是指在當(dāng)前的賦值完成前阻塞其他類型的賦值任務(wù)。

• 非阻塞賦值(Non_Blocking)

非阻塞賦值用“<=”表示：在賦值操作時(shí)刻開始計(jì)算非阻塞賦值右邊部分的值，賦值操作結(jié)束時(shí)刻才更新左邊部分。

例1：組合邏輯中的阻塞與非阻塞

阻塞代碼如下：

always@(a,b,c,d)  begin    i1 = a & b;    i2 = c & d;    i3 = i1 & i2;end

仿真結(jié)果如下：

非阻塞代碼如下：

always@(a,b,c,d)  begin    i1 <= a & b;    i2 <= c & d;    i3 <= i1 & i2;end

仿真結(jié)果如下：

可以看出i1和i2在阻塞和非阻塞中結(jié)果相同，但是i3的結(jié)果卻不同。這是因?yàn)樵谧枞x值中，i3的賦值使用的是i1和i2更新后的值，而非阻塞賦值中i3的賦值則使用的是i1和i2更新前的值。要想解決這一問題，則需要將“always@(a,b,c,d)”改成“always@(a,b,c,d,i1,i2)”代碼如下：

always@(a,b,c,d,i1,i2)  begin    i1<=a&b;    i2 <= c & d;    i3 <= i1 & i2;  end

仿真結(jié)果如下：

綜上，組合邏輯中更適合用阻塞賦值語句。

例2：時(shí)序邏輯中的阻塞和非阻塞。

以反饋振蕩器的代碼為例。非阻塞賦值代碼：

always@(posedge  clk,posedge  rst)    begin      if(rst)  a1 <=0;      else    a1 <=a2;    endalways@(posedge  clk,posedge  rst)    begin      if(rst)  a2 <=1;      else    a2 <=a1;end

阻塞賦值代碼：

always@(posedge  clk,posedge  rst)  begin      if(rst)   b1 = 0;      else      b1 = b2;  endalways@(posedgeclk,posedgerst)  begin      if(rst)   b2 = 1;      else      b2 = b1;  end

仿真結(jié)果如下：

可以看出阻塞賦值語句并不能達(dá)到我們想要的效果；而且綜合后阻塞賦值語句中，無法確定哪個(gè)always塊中的時(shí)鐘沿先到達(dá)，哪個(gè)always塊中的時(shí)鐘后到達(dá)，所以存在一個(gè)冒險(xiǎn)競(jìng)爭(zhēng)的問題。綜上，時(shí)序邏輯中更適合用非阻塞賦值語句。

03結(jié)構(gòu)說明語句(initial, always, task, function）

• 語句initial

語法格式如下：

initial begin  // Add code hereend

一般initial語句用于測(cè)試文件的編寫；但是隨著編譯器的進(jìn)步，現(xiàn)在也可以綜合，常用于一些變量的初始化。無論是用在什么場(chǎng)景，initial語句只執(zhí)行一次。

• 語句always

語法格式如下： always <時(shí)序控制> <語句>

例1：生成仿真時(shí)的信號(hào)波形

always可以用于仿真時(shí)的波形生成：always #5 clk = ~clk;這個(gè)例子就形成了一個(gè)周期為10ns（時(shí)間單位ns根據(jù)`timescale確定）的方波，常用來描述時(shí)鐘信號(hào)（如果將#5去掉，那么會(huì)生成一個(gè)延遲為0的無限循環(huán)跳變過程，會(huì)發(fā)生仿真鎖死，這是不推薦的）。仿真結(jié)果如下：

例2：

實(shí)現(xiàn)鎖存器和觸發(fā)器

always@(posedge  clk or posedge   rst)   begin    if(rst)  cnt <= 0;      else    cnt <= cnt + 1;  end或  always@(posedge  clk , posedge   rst)  begin    //add codesend

多個(gè)敏感事件可以用“or”或者“,”區(qū)分(rst為復(fù)位信號(hào)，可以是posedge也可以是negedge)。

例3：實(shí)現(xiàn)組合邏輯

利用always實(shí)現(xiàn)組合邏輯時(shí)，要將所有的信號(hào)放進(jìn)敏感列表，而時(shí)序邏輯中則不需要。

always@(aorborc)  beginx=x+1;end

上面的代碼表示，a、b、c中任意電平發(fā)生變化，begin…end語句就會(huì)被觸發(fā)。仿真結(jié)果如下所示：

always@(a or b or c or d or e)     begin       out = a + b + c + d + e;end

如上所示，因?yàn)槊舾辛斜肀容^長(zhǎng)，容易寫錯(cuò)，所以Verilog又提供了兩個(gè)特殊的符號(hào)：@*和@(*)。簡(jiǎn)化代碼如下：

always@(*)beginout=a+b+c+d+ e;end

仿真結(jié)果如下圖所示：

注意：always模塊內(nèi)被賦值的每一個(gè)信號(hào)都必須定義為reg型。

• 語句task

語句task的定義：

task <任務(wù)名>;

<端口及數(shù)據(jù)類型聲明語句>;

<語句1>;

…

<語句n>；

endtask

示例代碼如下：

reg      [7:0]      j,k,i,x;  always@(posedge  clk  or posedge  rst)    begin      if(rst)        begin          i <= 0;          j <= 0;          k <= 0;          x <= 0;          task1(i,j,k);        end      else        begin          i <= i + 1;          x <= i + 10;          task1(i,j,k);        endend  task task1;      input    [7:0]      i;      output   [7:0]      j1;      output   [7:0]      k1;    begin      j1 = i + 10;      k1 = i + 11;    endendtask

仿真結(jié)果如下圖所示：

• 語句function

函數(shù)（function）的目的是返回一個(gè)用于表達(dá)式的值。

語句function的定義：

function<返回值的類型或范圍>(函數(shù)名)

<端口說明語句>

<變量類型說明語句>

begin

…

end

endfunction

示意代碼如下：

  reg      [7:0]      i,j;  reg      [8:0]      sum_data;    always@(posedge  clk  or posedge  rst)    begin      if(rst)        begin          i <= 100;          j <= 31;          sum_data <= sum(i,j);        end      else        begin          i <= i + 1;          j <= j + 2;          sum_data <= sum(i,j);        end    end
  function  [8:0]  sum;    input  [7:0]  i1;    input  [7:0]  j1;      begin        sum = i1 + j1;      end  endfunction

?

仿真結(jié)果如下圖所示：

注意：initial、always、task和function都是可以綜合的。