你們會設計CPU取指執(zhí)行電路嗎？

【前言】

最近手上寫了一個練手的小項目，項目的大致要求是實現(xiàn)一個取指，執(zhí)行電路。取指的指令預存在，從ROM中讀取指令后，根據(jù)預定的解碼規(guī)則，對指令進行解碼，并執(zhí)行相對應的操作。發(fā)出來和大家共同分享。

該工程的設計要求如下：

在ram模塊中，儲存有初始化的指令數(shù)據(jù)。我們要設計一個取指電路，并能根據(jù)不同的指令執(zhí)行不同的操作。指令數(shù)據(jù)為16bit.

指令編碼定義如下：

如果指令代碼為0，則下一個狀態(tài)為空閑。如果指令的低位8位為0，高位8位非0，則讀取指定高位8位的存儲器，并將其寫入obuf0。如果指令的低8位非0，且高8位也不是0，則將下8位作為數(shù)據(jù)，寫入地址為上8位的存儲器中。

List4顯示了指令獲取電路。它實例化了五個模塊：PC0（程序計數(shù)器、8位計數(shù)器）、Ir0（指令寄存器、16位計數(shù)器）、OBUF0（輸出緩沖器、16位計數(shù)器）、STATE0（狀態(tài)機）和RAM0（存儲器，8位256字塊RAM）。模塊pc0用于指定要讀取的地址，以便從ram0獲取（提?。┲噶畲a。指令代碼存儲在IR0中。

此指令獲取操作在兩種狀態(tài)下執(zhí)行：fetcha和fetchb。fetcha用于取地址操作，該地址作為讀取ram中指令的地址，fetchb用于指令寄存操作，將指令寄存到指令寄存器中。

在execa和execb狀態(tài)下，執(zhí)行表1中的操作。如果存儲在IR0中的指令代碼為0，則下一個狀態(tài)為空閑。如果指令的低位8位為0，高位8位非0，則讀取指定高位8位的存儲器，并將其寫入obuf0。如果指令的下8位非0，則將下8位寫入地址為上8位的存儲器。

指令解碼列在table1中

頂層代碼如圖所示：

下面是該工程的測試模塊：

下面的ram模塊的代碼：

狀態(tài)控制模塊的代碼：

計數(shù)器模塊的代碼：

設計說明

該工程有以下模塊組成：

PC0（程序計數(shù)器、8位計數(shù)器）、

Ir0（指令寄存器、16位計數(shù)器）、

OBUF0（輸出緩沖器、16位計數(shù)器）、

STATE0（狀態(tài)機）、

RAM0（存儲器，8位256字塊RAM）。

其中，PC0，IR0，OBUF0是例化計數(shù)器模塊得到的，該計數(shù)器模塊擁有計數(shù)和寄存數(shù)據(jù)兩個功能，分別由端口 inc 和 端口 load 控制。

當 inc有效時，在下一個時鐘，會將計數(shù)器內部的計數(shù)器自增1，并在q端輸出。

當load信號有效時，在下一個時鐘會將D端 的數(shù)據(jù)寄存到該計數(shù)器的寄存器中，并在Q端輸出。

PC0利用的是計數(shù)器的計數(shù)功能，用于產(chǎn)生取指令的地址信息。

IR0利用的是計數(shù)器的寄存功能，用于將ram中取出的指令暫時寄存。

OBUF0利用的是計數(shù)器的寄存功能，用于將輸出中暫時寄存。

在狀態(tài)機控制模塊中，設置了以下五個狀態(tài)：

IDLE：空閑態(tài)。

FETCHA：取地址狀態(tài)。同時將程序計數(shù)器的內部計數(shù)值加一。

FETCHB：取指令，指令寄存狀態(tài)。將從ram中讀出的指令寫入到指令寄存器模塊中。

EXECA：指令解碼模塊，判斷指令的停止，讀，寫控制信號。如果為寫信號，將指令的低8位作為數(shù)據(jù)寫到高8位對應的地址中。如果為讀指令，跳轉到EXECB狀態(tài)，將指令的低8位輸出。如果停止信號為真3，跳轉到空閑狀態(tài)。

EXECB：執(zhí)行狀態(tài)。用于將指令的低8位輸出。

在ram模塊中，儲存有初始化的指令數(shù)據(jù)。

編輯：jq