晶振電路常見(jiàn)問(wèn)題，晶振電路PCB布局

本篇文章會(huì)著重介紹一下晶振的常見(jiàn)問(wèn)題原因分析，還有就是比較重要的PCB布局講解。

晶振電路常見(jiàn)問(wèn)題分析

1）晶振過(guò)驅(qū)動(dòng)：

所謂過(guò)驅(qū)動(dòng)，就是晶振的實(shí)際工作電壓以及電流過(guò)大，功耗過(guò)高。晶振出現(xiàn)過(guò)驅(qū)動(dòng)會(huì)導(dǎo)致輻射干擾更大，功耗增加，工作不穩(wěn)定，甚至導(dǎo)致晶振物理?yè)p壞。低頻晶振容易出現(xiàn)這些問(wèn)題，因?yàn)楦哳l晶振的功耗相對(duì)較大，換句話(huà)說(shuō)就是工作電流比較大，不容易出現(xiàn)這些問(wèn)題。假設(shè)晶振的峰值電壓接地電源電壓VDD，可以用如下公式估算晶振的功耗（R1是晶振等效串聯(lián)電阻）：

晶振功耗計(jì)算公式

VDD一般來(lái)說(shuō)就是電源電壓，CL和C0分別是晶振的負(fù)載電容和寄生電容，但是有些晶振有ALC（幅度限制控制）功能，這個(gè)時(shí)候VDD電壓就不是電源電壓，VDD應(yīng)該用晶振能獲得的最大電壓幅度來(lái)替代：大概是400-600mV。當(dāng)環(huán)境溫度降低或者供電電壓過(guò)大時(shí)會(huì)出現(xiàn)過(guò)驅(qū)動(dòng)的風(fēng)險(xiǎn)，所以晶振的實(shí)際功耗需要留有余量。

通過(guò)上面的公式我們可以知道，降低晶振功耗的方法：

1.選用R1（ESR）更低的晶振。

2.減小負(fù)載電容Cl，但是此方法會(huì)導(dǎo)致晶振頻率增大，所以要慎重。

3.增大限流電阻Rs。

2）啟動(dòng)時(shí)間過(guò)長(zhǎng)

一般來(lái)說(shuō)低頻晶振更容易產(chǎn)生此類(lèi)問(wèn)題，原因可能是環(huán)路增益不夠，也可能和供電電源的電壓上升時(shí)間（穩(wěn)定時(shí)間）有關(guān)系。

3）溫度和電壓?jiǎn)栴}

一般來(lái)說(shuō)高溫和低電壓條件下，晶振容易發(fā)生地環(huán)路增益和啟動(dòng)時(shí)間慢或者不啟動(dòng)。低溫和高電壓條件下容易發(fā)生增益過(guò)大，過(guò)驅(qū)動(dòng)，損壞晶振，更容易受到諧波影響出現(xiàn)震蕩，甚至停止工作，所以要注意負(fù)載電容一定要選用NP0或C0G類(lèi)型的瓷片電容，溫度穩(wěn)定性更高。

晶振電路PCB布局

1）晶振電路最好刷三防漆，減小水分，灰塵，溫濕度對(duì)晶振電路的影響。

2）MCU電源要穩(wěn)定，要做好濾波（去耦電容），這樣可以降低晶振電路的信噪比。

3）晶振距離MCU越近越好，晶振電路外圍加地環(huán)路。

4）高頻信號(hào)線要遠(yuǎn)離晶振電路。

5）晶振電路下方要單獨(dú)鋪地（雙層板），然后和MCU的地相連。多層板有完整地平面，只需加地環(huán)路即可。如果晶振是金屬封裝，鋪地時(shí)，注意不要短路。

晶振電路推薦布局

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